数字电路使用手册
1. 信号源：
面板上有五个频率输出点，分别为1MHz、100KHz、10KHz、1KHz、1HZ可用作信号源。
2. 指示灯：
L0—L11十二个指示灯可作为输出指示，当输出为高电平时红灯亮，当输出为低电平时绿灯亮。
3. 数码管：
板上共有数码管六个，其对应的输入为8421码的数据线，分别为Dx、Cx、Bx、Ax下标分别对应六个数码管，数码管为共阴极，对应的公共端为LEDx，将LEDx接地对应的数码管点亮，用Dx、Cx、Bx、Ax进行编码，得到从“0——9”的显示
4. 单脉冲：
板上有单脉冲输出端分别为P+、P-,当按下相应按键时P+由低变高，P-由高变低。
5. 电源：除+5v电源外，在箱子的正上方有两个可调电源输出端口。分别在+5~+15及-5~-15范围内可调。
6. 开关：
在箱子的右下方有k0—k11十二个拨动开关。拨下输出低电平，拨上输出高电平。
实验一 晶体管开关特性、限幅器与钳位器
一、实验目的
1.观察晶体二极管、三极管的开关特性，熟知外电路参数变化对晶体管开关特性的影响。
2．掌握限幅器和钳位器的基本工作原理。
二、实验原理
1．晶体二极管的开关特性
由于晶体二极管具有单向导电性，故其开关特性表现在正向导通与反向截止这两种不同状态的转换过程。
如图1—1电路输入端，施加一方波激励信号V1，由于二极管结电容的存在，因而有充电、放电和存贮电荷的建立与消散的过程。因此当加在二极管上的电压突然由正向偏置(+V1)变为反向偏置(-V2)时，二极管并不立即截止，而是出现一个较大的反向电流- V2/R，并维持一段时间ts(称为存储时间)后电流才开始减小，再经tf(称为下降时间)后，反向电流才等于静态特性上的反向电流Io，将trr＝ts+tf叫做反向恢复时间。
trr与二极管的结构有关，PN结面积小，结电容就少，存储电荷就少，ts就短。同时也与正向导通电流和反向电流有关。
当管子选定后，减小正向导通电流和增大反向驱动电流，可加速电路的转换过程。
2．晶体三极管的开关特性
晶体三极管的开关特性是指它从截止到饱和导通，或从饱和导通到截止的转换过程，而且这种转换都需要一定的时间才能完成。
如图1—2所示的电路，施加一个足够幅度(在-V2和+V1之间变化)的矩形脉冲电压V1激励信号，就能使晶体管从截止状态进入饱和导通，再从饱和进入截止。可见晶体管T的集电极电流ic和输出电压Vo的波形已不是一个理想的
矩形波，其起始部分和平顶部分都延迟了一段时间，其上升沿和下降沿都变得缓慢了，如图1—2所示。图中的td为延迟时间，tr为上升时间，tS为存贮时间，tf为下降时间，通常称ton＝td十tr为三极管开关的“接通时间”，toff＝ts+tf为三极管开关的“断开时间”。形成上述开关特性的主要原因乃是晶体管结电容之故。改善晶体管开关特性的方法是采用加速电容Cb和在晶体管的集电极加二极管D嵌位，如图1—3所示。
Cb是一个近百PF的小电容，当V1正跃变期间，由于Cb的存在，Rbl相当于被短路，V1几乎全部加到基极上，使T迅速进入饱和，td和tr大大缩短。当V1负跃变时，Rbl再次被短路，使T迅速截止，也大大缩短了ts和tf，可见Cb仅在瞬态过程中才起作用，稳态时相当于开路，对电路没有影响。Cb既加速了晶体管的接通过程又加速了断开过程，故称之为加速电容，这是一种经济有效的方法，在脉冲电路中得到广泛应用。
图1—1晶体二极管的开关特性 图1—2晶体三极管的开关特性
嵌位二极管D的作用是：当管子T由饱和进入截止时，随着电源对分布电容和负载电容的充电，Vo逐渐上升。因为Vcc＞E，当Vo超过E后，二极管D导通，使Vo的最高值被嵌位在E，从而缩短Vo波形的上升边沿，而且上升边的起始部分又比较陡，所以大大缩短了输出波形的上升时间tr。
3．利用二极管与三极管的非线性特性，可构成限幅器和嵌位器。它们均是一种波形变换电路，在实际中均有广泛的应用。二极管限幅器是利用二极管导通时和截止时呈现的阻抗不同来实现限幅，其限幅电平由外接偏压决定，三极管则利用其截止和饱和特性实现限幅。嵌位的目的是将脉冲波形的顶部或底部嵌制在一定的电平上。
三、实验仪器与器件
请仔细查看数字电路实验箱的结构：直流稳压电源、信号源、逻辑开关，电平显示，元器件位置的布局及其使用方法。
1. +5V直流电源 2．双踪示波器
3．连续脉冲源 4．音频信号源
5.直流数字电压表
6．2CP22、9013、3DK2、2AK2及R、C元件若干
四、实验内容
在实验箱合适位置放置元件，然后接线。
1．二极管反向恢复时间的观察
按图1—4接线，E为偏置电压(0—2V可调)
(1)输入信号Vi为频率f＝10KHz方波，E调至0V，用双踪示波器观察记录输入信号Vi和输出信号Vo的波形，并读出存贮时间ts和下降时间Tf的值。
(2)改变偏值电压E(由0变到2V)，观察输出波形Vo的ts和tf的变化规律，记录结果进行分析。
2．三极管开关特性的观察
图1—3改善三极管开关特性的电路 图1—4二极管开关特性实验电路
按图1—5接线，输入V1为1KHz方波信号
(1)将B点接至负电源-EB，使-EB在0—-4V内变化。观察并记录输出信号Vo波形的td、tr、tS和tr的变化规律。
(2)将B点换接在接地点，在Rbl上并一30PF的加速电容Cb，观察Cb对输出波形的影响，然后将Cb更换成300PF，观察并记录输出波形的变化情况。
(3)去掉Cb，在输出端接入负载电容CL＝30PF，观察并记录输出波形的变化情况。
(4)在输出端再并接一负载电阻RL=1KΩ，观察并记录输出波形的变化情况。
(5)去掉RL，接入限幅二极管D(2AK2)，观察并记录输出波形的变化情况。
3．二极管限幅器
图1—5三极管开关特性实验电路 图1—6二极管限幅器
按图1—6接线，输入V1为f＝10KHz，Vpp＝4V的正弦波，令E＝2V，1V，OV，-1V，观察输出波形，并列表记录。
4．二极管嵌位器
按图1—7接线，Vi为f＝10KHz的方波信号，令E＝1V，0V，-1V，-3V，观察输出波形，并列表记录。
5．三极管限幅器
按图1—8接线，Vi为正弦波，f＝l0KHz，Vpp在0—5V范围连续可调
图1—7二极管嵌位器 图1—8三极管限幅器
在不同的输入幅度下，观察输出波形Vo的变化，并列表记录。
五、实验报告
1．将实验观测到的波形画在方格坐标纸上，并对它们进行分析和讨论。
2．总结外电路元件参数对二、三极管开关特性的影响。
六、预习要求与思考
1.如何由+5V和-5V直流稳压电源获得+3V～-3V连续可调的电源。
2．熟知二极管、三极管开关特性的表现及提高开关速度的方法。
3.在二极管嵌位器和限幅器中，若将二极管的极性及偏压的极性反接，输出波形会出现什么变化?
实验二 TTL集成逻辑门的逻辑功能与参数测试
一、实验目的
l．掌握TTL集成与非门的逻辑功能和主要参数的测试方法
2．掌握TTL器件的使用规则
3．进一步熟悉数字电路实验箱的结构，基本功能和使用方法
二、实验原理
本实验采用4输入双与非门74LS20，即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入端。其逻辑符号及引脚排列如图2—1(a)、(b)、(c)所示。
原电子工业部标准（SJ） 国家标准（GB） 74LS20引脚排列
图2—1 74LS20逻辑符号及引脚排列
1．与非门的逻辑功能
与非门的逻辑功能是：当输入端中有一个或一个以上是低电平时，输出端为高电平；只有当输入端全部为高电平时，输出端才是低电平(即有“0”得“1”，全“1”得“0”。)
其逻辑表达式为Y=AB…。
2．TTL与非门的主要参数
(1)低电平输出电源电流IccL和高电平输出电源电流ICCH。
与非门处于不同的工作状态，电源提供的电流是不同的。IccL是指所有输入端悬空，输出端空载时，电源提供器件的电流。ICCH是指输出端空载，每个门各有一个以上的输入端接地，电源提供给器件的电流。通常IccL＞ICCH，它们的大小标志着器件静态功耗的大小。器件的最大功耗为PccL＝VccIccL手册中提供的电源电流和功耗值是指整个器件总的电源电流和总的功耗。IccL和ICCH测试电路如图2—2(a)、(b)所示。
[注意]：TTL电路对电源电压要求较严，电源电压VCC只允许在+5V土10％的范围内工作，超过5.5V将损坏器件；低于4．5V器件的逻辑功能将不正常。
图2—2 TTL与非门静态参数测试电路
(2)低电平输入电流IiL和高电平输入电流IiH
IiL是指被测输入端接地，其余输入端悬空时，由被测输入端流出的电流值。在多级门电路中，IiL相当于前级门输出低电平时，后级向前级门灌入的电流，因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带负载的个数，因此希望IiL大些。
IiH是指被测输入端接高电平，其余输入端接地，流入被测输入端的电流值。在多级门电路中，它相当于前级门输出高电平时，前级门的拉电流负载，其大小关系到前级门的拉电流负载能力，希望IiH小些。由于IiH较小，难以测量，一般免于测试。
IiL与IiH的测试电路如图2—2(c)、(d)所示。
(3)扇出系数No
No是指门电路能驱动同类门的个数，它是衡量门电路负载能力的一个参数，TTL与非门有两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数见NOL和高电平扇出系数NOH。通常IiH＜IiL，所以NOH＞NOL，故常以NOL作为门的扇出系数。
NOL的测试电路如图2—3所示，门的输入端全部悬空，输出端接灌电流负载RL，调节RL使IoL增大，VOL随之增高，当VOL达到VOLM(手册中规定低电平规范值0.4V)时的IoL就是允许灌入的最大负载电流，则
IoL
NOL=———— 通常 NOL≥8
IiL
（4） 电压传输特性
门的输出电压Uo随输入电压Ui而变化的曲线Uo＝f(Vi)称为门的电压 传输特性，通过它可读得门电路的一些重要参数，如输出高电平VOH输出低电平UOL、关门电平Uoff、开门电平UON、阀值电平UT、及抗干扰容限UNL、UNH等值。测试电路如图2—4所示，采用逐点测试法，即调节Rw，逐点到得Ui及Uo，然后绘成曲线。
图2—3扇出系数测试电路 图2—4传输特性测试电路
(5)平均传输延迟时间tpd
tpd是衡量门电路开关速度的参数，它是指输出波形边沿的0.5Um至输入波形对应边沿0.5Um点的时间间隔，如图2—5所示。
(a)传输延迟特性 (b)tpd的测试电路
图2—5
图2—5(a)中的tpdL为导通延迟时间，tpdH为截止延迟时间，平均传输延时时间为
tpd =1/2(tpdL + tpdH)
tpd的测试电路如图2—5所示，由于TTL门电路的延迟时闻较小，直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得。其工作原理是：假设电路在接通电源后某一瞬间，电路中的A点为逻辑“1”，经过三级门的延时后，使A点由原来的逻辑“1”变为逻辑“O”；再经过三级门的延时后，A点电平又重新回到逻辑“1”。电路的其它各点电平也跟随变化。说明使A点发生一个周期的振荡，必须经过6级门的延迟时同。因此平均传输延迟时间为tpd=T/6
三、实验设备与器件
1．5V直流电源 2.逻辑电平开关
3. 0—1指示器 4．直流数字电压表
6.直流毫安表 6．直流微安表
7. 74LS20×2，WS—30—1k、10K电位器，200Ω电阻器(O.5W)
四、实验内容
在合适的位置选取一个14P插座，并接好线，如图2—6所示。
1.验证TTL集成与非门74LS20的逻辑功能
门的四个输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”。门的输出端接由LED发光二极管组成的0-1指示器的显示插口，LED亮为逻辑“1”，不亮为逻辑“0”。按表2—1的真值表逐个测试集成块中两个与非门的逻辑功能。
图2—6与非门逻辑功能测试电路
2. 74LS20主要参数的测试
(1)分别按图2—2，2—3，2—5(b)接线，将测试结果记入表2—2中。
表2—2
LCCL(mA)
| LCCH(mA)
| LiL(μA)
| IOL(μA)
| No=IoL/IiL
| Tpb=T/6
|
|
|
|
|
|
|
|
(2)按图2-4接线，调节电位器Rw，使Ui从0V向高电平变化，逐点测量Ui和Uo的对应值，记入表2—3中。
表2—3
Ui(V)
| 0
| 0.2
| 0.4
| 0.6
| 0.8
| 1.0
| 1.5
| 2.0
| 2.5
| 3.0
| 3.5
| 4.0
|
Uo(V)
|
|
|
|
|
|
|
|
|
|
|
|
|
五、实验报告
1．记录、整理实验结果，并对结果进行分析。
2．画出实测的电压传输特性曲线，并从中读出各有关参数值。
六、TTL集成电路使用规则
1.接插集成块时，要认清定位标记，不得插反。
2．电源电压使用范围为+4.5V一+5.5V之间，实验中要求使用Ucc＝+5V。电源极性绝对不允许接错。
3．闲置输入端处理方法
(1)悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
(2)直接接电源电压Vcc。(也可以串入一只1—10KΩ的固定电阻)或接至某一固定电压(+2.4V＜V＜+4.5V)的电源上，或与输入端为接地的多余与非门的输出端相接。
(3)若前级驱动能力允许，可以与使用的输入端并联。
4.输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R<680 ω时，输入端相当于逻辑“0”；当r>4．7KΩ时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。
5.输出端不允许并联使用(集电极开路门(OC)和三态输出门电路(3S)除外)。否则不仅会使电路逻辑功能混乱，而且会导致器件损坏。
6．输出端不允许直接接地或直接接十5V电源，否则将损坏器件，有时为了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc,一般取R＝3—5.1KΩ。
实验三 CMOS集成逻辑门的逻辑功能与参数测试
一、实验目的
1．掌握CMOS集成门电路的逻辑功能和器件的使用规则。
2．学会CMOS集成门电路主要参数的测试方法。
二、实验原理
1．CMOS集成电路是将N沟道MOS晶体管和P沟造MOS晶体管同时用于一个集成电路中，成为组合二种沟道MOS管性能的更优良的集成电路。CMOS集成电路的主要优点是(1)功耗低，其静态工作电流在10-9A数量级，是目前所有数字集成电路中最低的，而TTL器件的功耗则大得多。(2)高输入阻抗，通常大于1010Ω，远高于TTL器件的输入阻抗。(3)接近理想的传输特性，输出高电平可达电源电压的99，9％以上，低电平可达电源电压的O.1％以下，因此输出逻辑电平的摆幅很大，噪声容限很高。(4)电源电压范围广，可在+3V一+18V范围内正常运行。(5)由于有很高的输入阻抗，要求驱动电流很小，约0.1μA，输出电琉在+5V电源下约为500μA，远小于TTL电路，如以此电流来驱动同类门电路，其扇出系数将非常大。在一般低频率时，无需考虑扇出系数，但在高频时，后级门的输入电容将成为主要负载，使其扇出能力下降，所以在较高额率工作时，GMOS电路的扇出系数一般取10一20。
2．CMOS门电路逻辑功能
尽管CM03与TTL电路内部结构不同，但它们的逻辑功能完全一样。本实验将测定与门CD4082，或门CD4071，与非门CD4011，异或门CD4030的逻辑功能。各集成块的逻辑功能与真值表参阅教材及有关资料。
3. CM0S与非门的主要参数
CMOS与非门主要参数的定义及测试方法与TTL电路相仿，从略。
4．CMOS电路的使用规则
由于CMOS电路有很高的输入阻抗，这给使用者带来一定的麻烦，即外来的干扰信号很容易在一些悬空的输入端上感应出很高的电压，以至损坏器件。CMOS电路的使用规则如下：
(1)VDD接电源正极，VSS接电源负极(通常接地)，不得接反。CD400系列的电器允许电压在+3一+18V范围内选择，实验中一般要求使用+5—+12V。
(2)所有输入端一律不准悬空
闲置输入端的处理方法：a)按照逻辑要求直接接VDD(与非门)或VSS(或非门)。b)在工作频率不高的电路中，允许输入端并联使用。
(3)输出端不允许直接与VDD或VSS连接，否则将导致器件损坏。
(4)在装接电路，改变电路连接或插、拔电路时，均应切断电源，严禁带电操作。
(5)焊接、测试和储存时的注意事项：
a．电路应存放在导电的容器内，有良好的静电屏蔽。
b．焊接时必须切断电原，电路铁外壳必续良好接地，或拔下烙铁，靠其余热焊接。
c．所有的测试仪器必须良好接地。
d．若信号源与CMOS器件使用两组电源供电，应先开CMOS电原，关机时，先关信号源最后才关CMOS电源。
三、实验设备与器件
1. +5V直流电源 2.双踪示波器
3.连续脉冲源 4.逻辑电平开关
5. 0—1指示器 6.直流数字电压表
7.直流毫安表 8.直流微安表
9. CD4011、CD40071、CD4082、CD4030、电位器100K、电阻1K
四、实验内容
1. CMOS与非门CD4011参数测试(方法与TTL电路相同)(1)测试CD4011一个门的ICCH，ICCL，IiH，IiL(2)测试CD4011一个门的传输特性(一个输入端作信号输入，另一个输入端接逻辑高电平)(3)将CD4011的三个门串接成振荡器，用示波器观测输入、输出波形，并计算出Tpd值。
2．验证CMOS各门电路的逻辑功能，判断其好坏。
验证与非门CD4011，或门CD4071，与门CD4082及异或门CD4030逻辑功能(取器件中的一个门进行验证)，其引脚见附录。
测试时，选好某一14P插座，插入被测器件，其输入端A、B接逻辑开关的输出插口，其输出接至0-1指示器的输入口，拨动逻辑电平开关，测试各输出端的电位及逻辑状态，并记入表3—1中。
3．观察与非门、与门、或非门对脉冲的控制作用。
选用与非门按图3—2(a)、(b)接线，将一个输入端接连续脉冲源(频率为10KHZ)，用示波器观察两种电路的输出波形，记录之。
然后测定“与门”和“或非门”对连续脉冲的控制作用。
五、预习要求
(a) (b)
图3—2与非门对脉冲的控制作用
l.复习CMOS门电路的工作原理
2．熟悉实验用各集成门引脚功能
3.画出各实验内容的测试电路与数据记录表格
4.画好实验用各门电路的真值表表格
5．各CMOS门电路闲置输入端如何处理?
六、实验报告
1.整理实验结果，用坐标纸画出传输特性曲线。
2．根据实验结果，写出各门电路的逻辑表达式，并判断被测电路的功能好坏。
实验四TTL电路开路门与三态输出门的应用
一、实验目的
1.掌握TTL集电极开路门(OC门)的逻辑功能及应用
2.了解集电极负载电阻RL对集电极开路门的影响
3．掌握TTL三态输出门(3S门)的逻辑功能及应用
二、实验原理
数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接并接在一起完成一定的逻辑功能。对于普通的TTL门电路，由于输出级采用了推拉式输出电路，无论输出是高电平还是低电平，输出阻抗都很低。因此，通常不允许将它们的输出端并接在一起使用。
集电极开路门和三态输出门是两种特殊的TTL门电路，它们允许把输出端直接并接在一起使用。
1. TTL集电极开路门(OC门)
本实验所用OC与非门型号为2输入四与非门74LS03，内部逻辑图及引脚排列如图4—1(a)、(b)所示。OC与非门的输出管T3是悬空的，工作时，输出端必须通过一只外接电阻RL和电原Ec相连接，以保证输出电平符合电路要求。
0C门的应用主要有下述三个方面
(1)利用电路的“线与”特性方便的完成某些特定的逻辑功能。
图4—2研示，将两个0C与非门输出端直接并接在一起，则它门的输出即
F=FA·FB=A1A2·B1B2=A1A2+B1B2
把两个(或两个以上)0C与非门“线与”可完成“与或非”的逻辑功能。
(2)实现多路信息采集，使两路以上的信息共用一个传输通道(总线)。
(3)实现逻辑电平的转换，以推动荧光数码管、继电器、MOS器件等多种数字集成电路。
图4—1 74LS03内部结构及引脚排列
OC门输出并联运用时负载电阻RL的选择。
图4—3跃示电路由n个0C与非门“线与”驱动有m个输入端的N个TTL与非门，为保证OC与非门输出电平符合逻辑要求，负载电阻RL阻值的选择范围为
RLMAX=(EC-UOH)/(nIOH+mIiH) RLmin=(EC-UOL)/(ILM+NiiL)
式中：IOH—OC门输出管截止时(输出高电平UoH)的漏电流(约50μA)
ILM—OC门输出低电平UoL对允许最大灌入负载电流(约20mA)
IiH—负载门高电平输入电流(＜50μA)
IiL—负载门低电平输入电流(＜1.6mA)
Ec—RL外接电源电压
n—OC门个数
N——负载门个数
m—接入电路的负载门输入端总个数
RL值须小于RLmax，否则UoH将下降，RL值须大于RLmin，否则UoL将上升，又RL的大小会影响输出波形的边沿时间，在工作速度较高时，RL应尽量选取接近RLmin。
除了OC与非门外，还有其它类型的OC器件，RL的选取方法也与此类同。
图4—2 OC与非门“线与”电路 图4—3 OC与非门负载电阻RL的确定
2．TTL三态输出门(3S门)
TTL三态输出门是一种特殊的门电路，它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外(这两种状态均为低阻状态)，还有第三种输出状态——高阻状态，处于高阻状态时，电路与负载之间相当于开路。三态输出门按逻辑功能及控制方式来分有各种不同类型，本实验研用三态门的型号是74LS125三态输出四总线缓冲器，图44(a)是三态输出四总线缓冲器的逻辑符号，它有一个控制端(又称禁止端或使能端)E，E＝0为正常工作状态，实现Y＝A的逻辑功能；E＝1为禁止状态，输出Y呈现高阻状态。这种控制端加低电平时电路才能正常工作的工作方式称低电平使能。
图4 – 4 74LS125三态四总线缓冲器逻辑符号及引脚排列
图4—4为74LS125引脚排列。表4—1为功能表。
三态电路主要用途之一是实现总线传输，即用一个传输通道(称总线)，以选通方式传送多路信息。图4—5所示，电路中把若干个三态TTL电路输出直接连接在一起构成三态门总线，使用时，要求只有需要传输信息的三态控制端处于使能态(E＝0)其余各门皆处于禁止状态(E＝1)。由于三态门输出电路结构与普通TTL电路相同，显然，若同时有两个或两个以上三态门的控制端
数据总线
图4—5三态输出门实现总线传输
于使能态，将出现与普通TTL门“线与”运用时同样的问题，因而是绝对不允许的。
三、实验设备与器件
1. +5V直流电源 2. +12V直流电原
3．示波器 4．直流数字电压表
5.单次脉冲源 6.连续脉冲源
7.逻辑电平开关 8．0—1指示器
9. 74LS03 74LS125 74LS04
四、实验内容
1. TTl集电极开路与非门74LS03负载电阻RL的确定。
用两个集电极开路与非门“线与”使用驱动一个TTL与非门，按图4—6连接实验电路。负载电阻由一个200Ω电阻和一个20K电位器串接而成，取Ec＝5V，UOH＝3.5V，UOL＝O.3V。接通电源，用逻辑开关改变两个OC门的输入状态，先使OC门“线与”输出高电平，调节Rw至使UOH＝3.5V，测得此时的RL即为RLmax，再使电路输出低电平UOL＝0.3V，测得此时的RL即为RLmin
图4—6 74LS03负载电阻确定
2．集电极开路门的应用
(1)用OC门实现F＝AB+CD+EF
实验时输入变量允许用原变量和反变量，外接负载电阻RL自取合适的值。
(2)用0C门实现异或逻辑。
(3)用OC电路作TTL电路驱动CMOS电路的接口电路，实现电平转换。实验电路如图4—7所示。
a.在电路输入端加不同的逻辑电平值，用直流数字电压表测量集电极开路与非门及CMOS与非门的输出电平值。
图4—7 OC电路驱动CMOS电路接口电路
b.在电路输入端加1KHz方波信号，用示波器观察A、B、C各点电压波形幅值的变化。
c.三态输出门
(1)测试74LS125三态输出门的逻辑功能
三态门输入端接逻辑开关，控制端接单脉冲源，输出端接0—l指示器显示插口。逐个测试集成块中四个门的逻辑功能，记入表4—2中。
(2)三态输出门的应用
将四个三态缓冲器按团4—8接线，输入端按图示加输入信号，控制端接逻辑开关，输出端接0—1指示器显示插口，先使四个三态门的控制端均为高电平“1”，即处于禁止状态，方可接通电器，然后轮流使其中一个门的控制端接低电平“0”，观察总线的逻辑状态。注意，应先使工作的三态门转换到禁止状态，再让另一个门开始传递数据。记录实验结果。
图4—8用7413125实现总线传格实验电路
五、实验预习要求
1．复习TTL集电极开路门和三态输出门工作原理。
2．计算实验中各RL阻值，并从中确定实验所用RL值(选标称值)。
3．画出用OC与非门实现实验内容2 1)、2)的逻辑图。
4．在使用总线传输时，总线上能不能同时接有OC门与三态输出门？为什么?
六、实验报告
1．画出实验电路图，并标明有关外接元件值。
2．整理分析实验结果，总结集电极开路门和三态输出门的优缺点。
实验五 集成逻辑电路的连接和驱动
一、实验目的
1．掌握TTL、CMOS集成电路输入电路与输出电路的性质。
2．掌握集成逻辑电路相互衔接时应遵守的规则和实际衔接方法。
二、实验原理
1．TTL电路输入输出电路性质
当输入端为高电平时，输入电流是反向二极管的漏电流，电流极小。其方向是从外部流入输入端。
当输入端处于低电平时，电流由电源Vcc经内部电路流出输入端，电流较大，当与上一级电路衔接时，将决定上级电路应具有的负载能力。高电平输出电压在负载不大时为3.5V左右。低电平输出时，允许后级电路灌入电流，随着灌入电流的增加，输出低电平将升高，一级LS系列TTL电路允许灌入8mA电流，即可吸收后级20个LS系列标准门的灌入电流。最大允许低电平输出电压为0.4V。
2．CMOS电路输入输出电路性质
一般CC系列的输入阻抗可高达1010Ω，输入电容在5pf以下，输入高电平通常要求在3.5V以上，输入低电平通常为1.5V以下。因CMOS电路的输出结构具有对称性，故对高低电平具有相同的输出能力，负载能力较小，仅可驱动少量的CMOS电路。当输出端负载很轻时，输出高电平将十分接近电源电压；输出低电平时将十分接近地电位。
在高速CMOS电路54／74HC系列中的一个子系列54／74HCT，其输入电平与TTL电路完全相同，因此在相互取代时，不需考虑电平的匹配问题。
3.集成逻辑电路的衔接
在实际的数字电路系统中总是将一定数量的集成逻辑电路按需要前后连接起来。这时，前级电路的输出将与后级电路的输入相连并驱动后级电路工作。这就存在着电平的配合和负载能力这两个需要妥善解决的向题。可用下列几个表达式来说明连接时所要满足的条件
VOH(前级)＞ViH(后级)
VOL(前级)＜ViL(后级)
VOH(前级)＞n×IiH(后级)
VOL(前级)＞n×IiL(后毁) n为后级门的数目
(1)TTL与TTL的连接
TTL集成逻辑电路的所有系别，由于电路结构形式相同，电平配合比较方便，不需要外接元件可直接连接，主要的限制是受低电平时负载能力的限制。表5—1列出了74系列TTL电路的扇出系数。
表5—1
|
| 74LS00
| 74ALS00
| 7400
| 74L00
| 74S00
|
74LS00
| 20
| 40
| 5
| 40
| 5
|
74ALS00
| 20
| 40
| 5
| 40
| 5
|
7400
| 40
| 80
| 10
| 40
| 10
|
74L00
| 10
| 20
| 2
| 20
| 1
|
74S00
| 50
| 100
| 12
| 100
| 12
|
(1) TTL与TTL的连接
TTL集成逻辑电路的所有系别，由于电路结构形式相同，电平配合比较方便，不需要外接元件可直接连接，主要的限制是受低电平时负载能太的限制。表5—1列出了74系列TTL电路的扇出系数。
(2)TTL驱动CMOS电路
TTL电路驱动CMOS电路时，由于CMOS电路的输入阻抗高，故此驱动电流一般不会受到限制，但在电平配合问题上，低电平是可以的，高电平时有困难，因为TTL电路在满载时，输出高电平通常低于CMOS电路对输入高电平的要求，因此为保证TTL输出高电平时，后级的CMOS电路能可靠工作，通常要外接一个提拉电阻R，始图5—1所示，使输出高电平达到3.5V以上，R的取值为2一6.2K较合适，这时TTL后级的CMOS电路的数目实际上是没有什么限制的。
(3)CMOS驱动TTL电路
图5—1 TTL电路驱动CMOS电路
CMOS的输出电平能满足TTL对输入电平的要求，而驱动电流将受限制，主要是低电平时的负载能力。表5—2列出了一般CMOS电路驱动TTL电路时的扇出系数，从表中可见，除了74HC系列外的其它CMOS电路驱动TTL的能力都较低。
表5—2
|
| LS-TTL
| L-TTL
| TTL
| ASL-TTL
|
CD4001B系列
| 1
| 2
| 0
| 2
|
MC14001B系列
| 1
| 2
| 0
| 2
|
MM74HC及74HC系列
| 10
| 20
| 2
| 20
|
既要使用此系列又要提高其驱动能力时，可采用以下两种方法
a.采用CMOS驱动器，如CD4049，CD4050是专为给出较大驱动能力而设计的COMS电路。
b.几个同功能的CMOS电路并联使用，即将其输入端并联，输出端并联(TTL电路是不允许并联的)。
（4）CMOS与CMOS的衔接
CMOS电路之间的连接十分方便，不需另加外接元件。对直流参数来讲，一个CMOS电路可带动的CM0S电路数量是不受限制，但在实际使用时，应当考虑后级门输入电容对前级门的传输速度的影响，电容太大时，传输速度要下降，因此在高速使用时要从负载电容来考虑，例如CD4000T系列。CMOS电路在10MHz以上速度运用时应限制在20个门以下。
三、实验设备与器件
1．+5V直流电源 2．逻辑电平开关
3. 0—1指示器 4．直流数字电压表
5．直流毫安表 6．逻辑指示灯LED
7．74LS00×2 CD4001 74HC00
8．电阻：100Ω 470Ω 3KΩ
9．电位器：47K 10K 4.7K
(a) (b)
图5—2 74LS00与非门与CC4001或非门电路引脚排列
四、实验内容
1．测试TTL电路74LS00及CMOS电路CD4001的输出特性
测试电路如图5—3所示，图中以与非门74LS00为例画出了高、低电平两种输出状态下输出特性的测量方法。改变电位器RW的阻值，从而获得输出伏安特性曲线，R为限流电阻。
(a)高电平输出 (b)低电平输出
图5—3与非门电路输出特性测试电路
(1)测试TTL电路74LS00的输出特性
在实验箱的合适位置选取一个14P插座。插入74LSOO，R取为100Ω，高电平输出时，Rw取47KΩ，低电平输出时，Rw取10KΩ，高电平测试时应测量空载到最小允许高电平(2，7V)之间的一系列点；低电平测试时应测量空载到最大允许低电平(O.4V)之间的一系列点。
(2)测试CMOS电路CD4001的输出特性
测试时R取为470Ω，Rw取4.7kΩ
高电平测试时应测量从空载到输出电平降到4.6V为止的一系列点；低电平测试时应测量从空载到输出电平升到O.4V为止的一系列点。
2．TTL电路驱动CMOS电路
用74LS00的一个门来驱动CD4001的四个门，实验电路如图5-1，R取3KΩ。测量连接3K与不连接3K电阻时的逻辑功能及74LS00的输出高低电平(测试逻辑功能时，可用实验箱上的逻辑指示灯进行测试，其输入口1NPUT通过一根导线接至所需的测试点)。
3．CM0S电路驱动TTL电路，电路如图5—4所示，被驱动的电路用74LS00的八个门并联。
电路的输入端接逻辑开关输出插口，八个输出分别接逻辑电平显示的输入插口。先用CD4001的一个门来驱动，观测CD4001的输出电平和74LS00的输出逻辑功能。
图5—4 CMOS驱动TTL电路
然后将CD4001的其余三个门，一个个并联到第一个门上(输入与输入并联，输出与输出并联)，分别观察CMOS的输出电平及74LS00的逻辑功能。
最后用1／4 74HC00代替1／4 CD4001，测试其输出电平及系统的逻辑功能。
五、预习要求
1．自拟各实验记录用的数据表格，及逻辑电平记录表格。
2．熟悉所用集成电路的引脚功能。
六、实验报告
1．整理实验数据，作出输出伏安特性曲线，并加以分析。
2．通过本次实验，你对不同集成门电路的衔接得出什么结论?
实验六 组合逻辑电路实验分析
一、实验目的
1．掌握组合逻辑电路的分析方法与测试方法
2．了解组合电路的冒险现象及其消除方法
二、实验原理
1．组合电路是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其它功能的门电路。例如，根据与门的逻辑表达式Z＝A·B＝A·B得知，可以用两个与非门组合成一个与门。还可以组合成更复杂的逻辑关系。
2．组合电路的分析是根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。
3．组合电路设计过程是在理想情况下进行的，即假设一切器件均没有延迟效应，但实际上并非如此，信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因，各器件延迟时间的离散性很大，这就有可能在一个组合电路中，在输入信号发生变化时，有可能产生错误的输出。这种输出出现瞬时错误的现象称为组合电路的冒险现象(简称险象)。本实验仅对逻辑冒险中的静态0型与1型冒险进行研究。
(a)简单组合电路 (b)输入A变化时的波形图
图6—1 0型静态险象
如图6—1所示电路
其输出函数Z＝A+A，在电路达到稳定时，即静态时，输出F总是1。然而在输入A变化时(动态时)从图6—1(b)可见，在输出Z的某些瞬间会出现0，既当A经历1→0的变化时，Z出现窄脉冲，即电路存在静态0型险象。
同理，如图6—2所示电路，Z＝A·A，存在有静态l型险象。
进一步研究得知，对于任何复杂的按“与或”或“或与”函数式构成的组合电路中，只要能成为A+A或A·A的形式，必然存在险象。为了消除此险象，
可以增加校正项，前者的校正项为被赋值各变量的“乘积项”，后者的校正
图6—2 1型静态险象
项为被赋值各变量的“和项”。
还可以用卡诺图的方法来判断组合电路是否存在静态险象，以及找出校正项来消除静态险象。
三、实验设备与器件
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
5. 0—1指示器
6. CD4011 CD4030 CD4071
四、实验内容
1．分析、测试用与非门CD4011组成的半加器的逻辑功能
(1) 写出图6—3的逻辑表达式
图6—3由与非门组成的半加器电路
(2) 根据表达式列出真值表，并画出卡诺图判断能否简化
A
| B
| Z1
| Z2
| Z3
| S
| C
|
0
| 0
|
|
|
|
|
|
0
| 1
|
|
|
|
|
|
1
| 0
|
|
|
|
|
|
1
| 1
|
|
|
|
|
|
(3)根据图6—3，在实验箱选定两个14P插座，插好两片CD4011，并接好连线，A、B两输入接至逻辑开关的输出插口。S、C分别接至逻辑电平显示输入插口。按下表的要求进行逻辑状态的测试，并将结果填入表中，同时与上面真值表进行比较，两者是否一致。
2．分析、测试用异或CD4030和与非门CD4011组成的半加器逻辑电路
根据半知器的逻辑表达式可知，半加的和S是A、B的异或，而进位C是A、B的相与，故半加器可用一个集成异或门和二个与非门组成，如图6—4所示。测试方法同1．(3)项，将测试结果填入自拟表格中，并验证逻辑功能。
3．分析、测试全加器的逻辑电路
图6—5由与非门组成的全加器电路
写出图6—5电路的逻辑表达式
S= X1= X2= X3=
Si= Ci=
(1)根据真值表画出逻辑函数Si、Ci的卡诺图
(2)按图6—5要求，选择与非门并接线，进行测试，将测试结果填入下表，并与上面真值表进行比较，两者是否一致。
(3)列出真值表
Ai
| Bi
| Ci-i
| S
| X1
| X2
| X3
| Si
| C
|
0
| 0
| 0
|
|
|
|
|
|
|
0
| 1
| 0
|
|
|
|
|
|
|
1
| 0
| 0
|
|
|
|
|
|
|
1
| 1
| 0
|
|
|
|
|
|
|
0
| 0
| 1
|
|
|
|
|
|
|
0
| 0
| 1
|
|
|
|
|
|
|
1
| 0
| 1
|
|
|
|
|
|
|
1
| 1
| 1
|
|
|
|
|
|
|
(4)根据真值表画出逻辑函数Si、Ci的卡诺图
(5)按图6-5要求，选择与非门并接线，进行测试，将测试结果填入下表，并与上面真值表进行比较逻辑功能是否一致。
Ai
| Bi
| Ci-i
| Si
| Ci
|
0
| 0
| 0
|
|
|
0
| 1
| 0
|
|
|
1
| 0
| 0
|
|
|
1
| 1
| 0
|
|
|
0
| 0
| 1
|
|
|
0
| 1
| 1
|
|
|
1
| 0
| 1
|
|
|
1
| 1
| 1
|
|
|
4．分析、测试用异或门、或非门和非门组成的全加器逻辑电路。
根据全加器的逻辑表达式
全加和 Si=(Ai+Bi)+Ci-i
进位 Ci=(Ai+Bi)·Ci-1+Ai·Bi
可知一位全加器可以用两个异或门和两个与门一个或门组成。
(1)面出用上述门电路实现的全加器逻辑电路。
(2)按所画的原理图，选择器件，并在实验箱上接线。
(3)进行逻辑功能测试，将测试结果填入自拟表格中，判断测试是否正确。
5．观察冒险现象
按图6-6接线，当B＝1，C＝1时，A输入矩形波(f＝1MHz以上)，用示波器观察Z输出波形。并用添加校正项方法消除险象。
五、实验预习要求
1．复习组合逻辑电路的分析方法。
2．复习用与非门和异或门等构成半加器、全加器的工作原理。
图6—6
3．复习组合电路险象的种类，产生原因，如何防止?
4．根据实验任务要求，设计好必要的线路。
六、实验报告
1．整理实验数据、图表，并对实验结果进行分析讨论。
2，总结组合电路的分析与测试方法。
对险象进行讨论。
实验七 组合逻辑电路的设计与测试
一、实验目的
掌握组合逻辑电路的设计与测试方法
二、实验原理
1．使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤是
(1)根据设计任务的要求，列出真值表。
(2)用卡诺图或代数化简法求出最简的逻辑表达式。
(3)根据逻辑表达式，画出逻辑图，用标准器件构成电路。
(4)最后，用实验来验证设计的正确性。
2．组合逻辑电路设计举例
用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“l”时，输出端才为“l”
设计步骤：根据题意列出真值表如表7—1所示，再填入卡诺图表7—2中。
表7—1
D
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
|
A
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
|
B
| 0
| 0
| 1
| 1
| 0
| 0
| 1
| 1
| 0
| 0
| 1
| 1
| 0
| 0
| 1
| 1
|
C
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
|
Z
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 1
| 0
| 0
| 0
| 1
| 0
| 1
| 1
| 1
|
表7—2
由卡诺图得出逻辑表达式，并演化成“与非”的形式
最后画出用‘与非门”构成的逻辑电路如图7—1所示。
三、实验设备与器件
1．+5V直流电源 2.逻辑电平开关
3．0—1指示器 4．直流数字电压表
5．继电器 6．蜂鸣器
7．CD4011(或74LS00) CD4013(或74LS20)
图7—l 表决电路逻辑图
四、实验内容
1．设计一个四人无弃权表决电路(多数赞成则提案通过)本设计要求采用四2输入与非门实现。
要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。
2.设计一个保险箱的数字代码锁，该锁有规定的地代码A、B、C、D的输入端和一个开箱钥匙孔信号E的输入端，锁的代码由实验者自编(例如1001)。当用钥匙开箱时(E＝1)，如果输入代码符合该锁设定的代码，保险箱被打开(Z1＝1)，如果不符，电路将发出报警信号(Z2＝1)。要求使用最少的与非门来实现，检测并记录实验结果。
[提示：实验时锁被打开，用实验箱上的继电器吸合与LED发光二极管点亮表示；在未按规定按下开关键时，防盗蜂鸣器响]。
3．设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”。
五、实验预习要求
根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。
六、实验报告
1．列写实验任务的设计过程，画出设计的电路图。
2．对所设计的电路进行实验测试，记录测试结果。
3．组合电路设计体会。
实验八 译码器及其应用
一、实验目的
1．掌握中规模集成译码器的逻辑功能和使用方法
2．熟悉数玛管的使用
二、实验原理
1．译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换，终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。
2．译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码交换译码器。变量译码器(又称二进制译码器)，用以表示输入变量的状态，如2线—4线、3线—8线和4线—16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。
图8—1 3—8译码器74LS138逻辑图及管脚排列
以3线—8线译码器74LS138为例进行分析，图8—1(a)、(b)分别为其逻辑图及引脚排列。
其中A2、A1、A0为地址输入端，Y0-Y7是译码输出端，S1、S2、S3是使能端。
表8—1为74LS138功能表，当S1=1、S2+S3＝0时，器件使能，地址码所指定的输出端有信号(为0)输出，其它所有输出端均无信号(全为1)输出。当S1＝0，S2十S3＝X时或S1＝X，S2十S3=1时，译码器被禁止，所有输出同时为1。
表8—1
输 入
| 输 出
|
S1
| S2+S3
| A2
| A1
| A0
| Y0
| Y1
| Y2
| Y3
| Y4
| Y5
| Y6
| Y7
|
1
| 0
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 1
|
1
| 0
| 0
| 0
| 1
| 1
| 0
| 1
| 1
| 1
| 1
| 1
| 1
|
1
| 0
| 0
| 1
| 0
| 1
| 1
| 0
| 1
| 1
| 1
| 1
| 1
|
1
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 0
| 1
| 1
| 1
| 1
|
1
| 0
| 1
| 0
| 0
| 1
| 1
| 1
| 1
| 0
| 1
| 1
| 1
|
1
| 0
| 1
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 0
| 1
| 1
|
1
| 0
| 1
| 1
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 0
| 1
|
1
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 0
|
0
| X
| X
| X
| X
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
|
X
| 1
| X
| X
| X
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
|
二进制译码实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图8—2所示。若在S1输入端输入数据信息，S2＝S3＝0，地处码所对应的输出是S1数据信息的反码；若从输入端输入数据信息，令S1＝l，S2＝0，地址码所对应的输出就是S2端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。
根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号原的数据信息传输到不同的地点。
图8—2 作数据分配器 围8—3 实现逻辑函数
二进制译码器还能方便地实现逻辑函数，如图8—3所示，实现的逻辑函数是
利用使能端能方便地将两个3／8译码器组合成一个4／16译码器，如图8-4所示。
(2)二一十进制译码器CD4028等
它能将输入的4位二进制数译成十进制数，其逻辑图及引脚功能如图8—5所示。
图8—4 用两片74LS138组合成4／16译码器
其中A3A2A1A0是地址输入端，Y0-Y9是译码输出端，由逻辑图可知，CD4028的输出能拒绝译码，当输入为l010—1111时，所有输出全为1。此外，CD4028没有使能端，因此不能作多路分配器使用。但若用A2AlA0作地址输入端，Y8、Y9闲置不用，A3可以作为使能端使用，此时的CD4028变成了3／8译码器，A3的选通功能与74LS138的S2、S3相同，为低电平使能。
图8—5 CD4028逻辑图及引脚功能
所以CD4028不仅可作为一般译码器使用，也可以作多路分配器使用和实现逻辑函数多种功能。
图8-6 LED数码管
(3)数码显示译码器
a.七段发光二极管(LED)数码管
LED数码管是目前最常用的数字显示器，图8—6(a)、(b)为共阴管和共
阳管的电路，(c)为两种不同出线形式的引出脚功能团。
一个LED数码管可用来显示一位0一9十进制数和一个小数点。小型数
码管(0.5寸和0.36寸)每段发光二极管的正向压降，随显示光(通常为红、绿、黄、橙色)的颜色不同略有差别，通常约为2—2.5V，每个发光二极管的点亮电流在5—10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。
b. BCD码七段译码驱动器
此类译码器型号有74LS47(共阳)，74LS48(共阴)，CD4511(共阴)等，本实验系采用CD4511 BCD码锁存／七段译码／驱动器。驱动共阴极LED数码管。
表8—2
LE
| IB
| LT
| D
| C
| B
| A
| a
| B
| c
| d
| e
| f
| g
| 显示字型
|
X
| X
| 0
| X
| X
| X
| X
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 8
|
X
| 0
| 1
| X
| X
| X
| X
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
0
| 1
| 1
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 0
|
0
| 1
| 1
| 0
| 0
| 0
| 1
| 0
| 1
| 1
| 0
| 0
| 0
| 0
| 1
|
0
| 1
| 1
| 0
| 0
| 1
| 0
| 1
| 1
| 0
| 1
| 1
| 0
| 1
| 2
|
0
| 1
| 1
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 0
| 0
| 1
| 3
|
0
| 1
| 1
| 0
| 1
| 0
| 0
| 0
| 1
| 1
| 0
| 0
| 1
| 1
| 4
|
0
| 1
| 1
| 0
| 1
| 0
| 1
| 1
| 0
| 1
| 1
| 0
| 1
| 1
| 5
|
0
| 1
| 1
| 0
| 1
| 1
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 6
|
0
| 1
| 1
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 0
| 0
| 0
| 0
| 7
|
0
| 1
| 1
| 1
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 1
| 1
| 1
| 8
|
0
| 1
| 1
| 1
| 0
| 0
| 1
| 1
| 1
| 1
| 0
| 0
| 1
| 1
| 9
|
0
| 1
| 1
| 1
| 0
| 1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
0
| 1
| 1
| 1
| 0
| 1
| 1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
0
| 1
| 1
| 1
| 1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
0
| 1
| 1
| 1
| 1
| 0
| 1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
0
| 1
| 1
| 1
| 1
| 1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
0
| 1
| 1
| 1
| 1
| 1
| 1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 消隐
|
1
| 1
| 1
| X
| X
| X
| X
| 锁 存
| 锁存
|
图8—7为CD4511引脚图
CD4511内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过1001时，输出全为“0”
图8—7 CD4511引脚排列
其中
A、B、C、D——BCD码输入端
a、b、c、d、e、f、g——译码输出端，输出“1”有效，用来驱动共阴极LED数码管。
LT—调试输入端，LT＝“0”时，译码输出全为“1”
BI—消隐输入端，BI＝“0”时，译码输出全为“0”
LE—锁定端，LE＝“1”时译码器处于锁定(保持)状态，译码输出保持在LE＝0时的数值，LE＝0为正常译码。0，数码管熄灭。
表8—2为CD4511功能表。
在本数字电路实验箱上已完成了译码器CD4511和数码管BS202之间的连接。控制端也已连接好。实验时，只要接通+5V电源和将十进制数的BCD码接至译码器的相应输入端A、B、G、D，将数码管公共端接地即可显示0一9的数字。六位数码管可接受六组BCD码输入。CD4511与LED数码管的连接如图8—8所示。
国8—8 CD4511驱动一位LED数码管
三、实验设备与器件
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
5．0—1指示器 6．译码显示器
7．74LS138×2 CD4028 CD4511
四、实验内容
1．逻辑电平开关的使用。
将实验箱中的逻辑电平开关的输出分别按至6组显示译码／驱动器CD4511的对应输入口Ai、Bi、Ci、Di，将数码管公共端接地，LE、BI、LT接至三个逻辑开关的输出插口，接上+5V显示器的电源，然后按功能表输入的要求扳动逻辑电平开关，使其接正或接负，来改变BCD码的值，观测码盘上的六位数与LED数码管显示的对应数字是否一致，及译码显示是否正常。
2．74LS138译码器逻辑功能测试
将译码器使能端Sl、S2、S3及地址端A2、A1、A0分别接至逻辑电平开关输出口，八个输出端Y7-Y0依次连接在0—1指示器的八个输入口上，拨动逻辑电平开关，按表8—1逐项测试74LS138的逻辑功能。
3.用74LS138构成时序脉冲分配器
参照图8—2和实验原理说明，时钟脉冲CP频率约为10KHz，要求分配器输出端Y0-Y7的信号与CP输入信号同相。
画出分配器的实验电路，用示波器观察和记录在地址端A2AlA0分别取000一111 8种不同状态时Y0-Y7端的输出波形，注意输出波形与CP输入波形之间的相位关系。
4.用两片74LS138组合成一个四线一十六线译码器，并进行实验。
5．二一十进制译码器
选取二一十进制译码器CD4028，按实验原理的说明，自拟实验线路，进行实验和记录。
五、实验预习要求
1．复习有关译码器和分配器的原理。
2．根据实验任务，画出所需的实验线路及记录表格。
六、实验报告
1．画出实验线路，把观察到的波形画在坐标纸上，并标上对应的地址码。
2.对实验结果进行分析、讨论。
实验九 触发器及其应用
一、实验目的
1.掌握基本RS、JK、D和T触发器的逻辑功能。
2.掌握集成触发器的使用方法和逻辑功能的测试方法。
3．熟悉触发器之间相互转换的方法。
二、实验原理
触发器具有两个稳定状态，用以表示逻辑状态“l”和”“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1.基本RS触发器
图9—1为由两个与非门交叉耦合构成的基本BS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S=0时触发器被置“1”；R为置“0”端，因为R＝O时触发器被置“0”，当S＝R＝1时状态保持。
图9—1 基本RS触发器
基本RS触发器也可以用两个“或非门”组成，此时为高电平触发有效。
2．JK激发器
在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图9—2所示。
JK触发器的状态方程为
Qn+1=JQn+KQn
J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把Q＝O、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。
图9—2 74LS112双JK触发器引脚功能及逻辑符号
后沿触发JK触发器的功能表如表9—1所示。
JK触发器常被用作缓冲存储器，移位寄存器和计数器。
CD4027是CMOS双JK触发器，其功能与74LS112相同，但采用上升沿触发，R、S端为高电平有效。
3．D触发器
在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为
Qn+1=Dn
其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D(74LS74，CD4013)，四D(74LS175，CD4042)，六D(74LS174 CDl4174)，八D(74LS374)等。图9—3为双D74LS74的引脚排列和逻辑符号。其功能表如表9—2。
表9-1
|
|
|
SD
| RD
| CP
| J
| K
| Qn+1
| Qn+1
|
0
| 1
| X
| X
| X
| 1
| 0
|
1
| 0
| X
| X
| X
| 0
| 1
|
0
| 0
| X
| X
| X
| ψ
| ψ
|
1
| 1
| ↓
| 0
| 0
| Qn
| Qn
|
1
| 1
| ↓
| 1
| 0
| 1
| 0
|
1
| 1
| ↓
| 0
| 1
| 0
| 1
|
1
| 1
| ↓
| 1
| 1
| Qn
| Qn
|
1
| 1
| ↑
| X
| X
| Qn
| Qn
|
注: Qn(Qn)——现态； Qn+1(Qn+1)——次态 ψ——不定态
图9—3 74LS74引脚排列及逻辑符号
4，触发器之间的相互转换
表9—2
|
|
|
SD
| RD
| CP
| D
| Qn+1
| Qn+1
|
0
| 1
| X
| X
| 1
| 0
|
1
| 0
| X
| X
| 0
| 1
|
0
| 0
| X
| X
| ψ
| ψ
|
1
| 1
| ↓
| 1
| 1
| 0
|
1
| 1
| ↓
| 0
| 0
| 1
|
1
| 1
| ↑
| X
| Qn
| Qn
|
表9—3
输 入
| 输出
|
RD
| SD
| CP
| T
| Qn+1
|
0
| 1
| X
| X
| 0
|
1
| 0
| X
| X
| 1
|
1
| 1
| ↓
| 0
| Qn
|
1
| 1
| ↓
| 1
| Qn
|
在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的j、k两端连在一起，并认它为T端，就得到所需的T触发器。如图94(a)所示，其状态方程为
Qn+1=TQn+TQn
(a)T触发器 (b)T’触发器
图9—4 JK触发器转换为入T、T’触发器
T触发器的功能表如表9—3所示。
由功能表可见，当T＝0时，时钟脉冲作用后，其状态保持不变；当T＝1时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置1，如图9—4(b)所示，即得T’触发器。在T’触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将D触发器的Q与D端相连，便转换成T’触发器。如图9—5所示。
JK触发器也可转换为D触发器，如图9—6所示。
图9—5 D转成T’ 图9—6 JK转成D
三、实验设备与器件
l. +5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲源
5．逻辑电平开关 6．0-1指示器
7．74LS112(或CD4027)
74LS00(或CD4011)
74LS74(或CD4013)
四、实验内容
1．测试基本RS触发器的逻辑功能
按图9-1，用两个与非门组成基本RS触发器，输入端R，S接逻辑开关的输出插口，输出端Q、Q接逻辑电平显示输入插口，按表9-4的要求测试，记录之。
2．测试双JK触发器74LS112逻辑功能
(1)测试RD、SD的复位、置位功能
表9-4
R
| S
| Q
| Q
|
1
| 1→0
|
|
|
0→1
|
|
|
1→0
| 1
|
|
|
0→1
|
|
|
0
| 0
|
|
|
任取一只JK触发器，RD、SD、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、Q接至逻辑电平显示输入插口。要求改变RD、SD(J、K、CP处于任意状态)，并在RD＝0(SD＝1)或SD＝0(RD＝1)作用期间任意改变J、K及CP的状态，观察Q、Q状态。自拟表格并记录之。
(2) 测试触发器的逻辑功能
按表9—6的要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿(即CP由1→0)，记录之。
(3) 将JK触发器的J、K端连在一起，构成T触发器。
在CP端输入1Hz连续脉冲，用实验箱上的逻辑电平指示器观察Q端的变化。
在CP端输入lKHz连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位与时间的关系，描绘之。
3.测试双D触发器74LS74的逻辑功能
(1)测试RD、SD的复位、置位功能
测试方法同实验内容2、1)，自拟表格记录。
(2)测试D触发器的逻辑功能
按表9-6要求进行测试，并观察触发器状态更新是否发生在CP脉冲的
上升沿(即由0→1)，记录之。
(3)将D触发器的Q端与D端相连接，构成T’触发器。
表9—5
J
| K
| CP
| Qn+1
|
Qn＝0
| Qn＝1
|
0
| 0
| 0→1
|
|
|
1→0
|
|
|
0
| 1
| 0→1
|
|
|
1→0
|
|
|
1
| 0
| 0→1
|
|
|
1→0
|
|
|
1
| 1
| 0→1
|
|
|
1→0
|
|
|
测试方法同实验内容2、3)，记录之。
4．设计一个乒乓球练习电路并进行实验
表9—6
D
| CP
| Qn+1
|
Qn＝0
| Qn＝1
|
0
| 0→1
|
|
|
1→0
|
|
|
1
| 0→1
|
|
|
1→0
|
|
|
电路功能要求：模拟二名运动员在练球时，乒乓球能往返运转。(提示：采用双D触发器74LS74，两个CP端的触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示)。
图9—7 由双JK触发器组成的单发脉冲发生器
5．单发脉冲发生器
用74LS74型双D触发器，设计一个单发脉冲发生器的实验线路。要求将频率为1Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP脉冲输入。只要手控脉冲送出一个脉冲(高电平一次或低电平一次)。单发脉冲发生器就送出一个脉冲，该脉冲与手控触发脉冲的时间长短无关。
试问：能实现单发脉冲输出的原理是什么?并请核定实验观察方案。
图9—7是用双JK触发器组成的单发脉冲发生器，以供设计时参考。
五、实验预习要求
1．复习有关触发器内容
2.列出各触发器功能测试表格
3．按实验内容四、4，四、5的要求设计线路，拟定实验方案。
六、实验报告
1．列表整理各类触发器的逻辑功能。
2．总结观察到的波形，说明触发器的触发方式。
3．体会触发器的应用。
4.利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号?为什么?是否可以用作触发器的其它输入端的信号?又是为什么?
实验十 计数器及其应用
一、实验目的
1．学习用集成触发器构成计数器的方法
2．掌握中规模集成计数器的使用方法及功能测试方法
3．运用集成计数器构成1／N分额器
二、实验原理
计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数器的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1.用D触发器构成异步二进制加、减计数器
图10—1是用四只D激发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T’触发器，再由低位触发器的Q端和高一位的CP端相连接。
图10—1四位二进制异步加法计数器
若将图10—1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个四位二进制减法计数器。
2．中规模十进制计数器
74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图10—2所示。
图10—2 74LS192引脚排列及逻辑符号
图中：LD—置数端； CPu——加计数端； CPd—减计数端
C0—非同步进位输出端；B0—非同步借位输出端；
D0、D1、D2、D3——计数器输入端；
Q0、Q1、Q2、Q3——数据输出端； CR——清除端。
表l0—1
输 入
| 输 出
|
CR
| LD
| CPU
| CPD
| D3
| D2
| D1
| D0
| Q3
| Q2
| Q1
| Q0
|
1
| X
| X
| X
| X
| X
| X
| X
| 0
| 0
| 0
| 0
|
0
| 0
| X
| X
| d
| c
| b
| A
| d
| c
| b
| A
|
0
| 1
| ↑
| 1
| X
| X
| X
| X
| 加 计 数
|
0
| 1
| 1
| ↑
| X
| X
| X
| X
| 减 计 数
|
74LS192(CD40192，二者可互换使用)的功能如表l0—1所示，说明如下：
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPd接高电平，计数脉冲由CPu输入；在计数脉冲上升沿进行8421码的十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CPd输入，表10—2为8421码十进制加、减计数器的状态转换表。
3.计数器的级联使用
一个十进制计数器只能表示0一9十个数，为了扩大计数器范围，常用加法计数
表10—2
进位
输入脉冲数
| 0
| 1
| 2
| 3
| 4
| 5
| 6
| 7
| 8
| 9
|
输
出
| Q3
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
| 1
| 1
|
Q2
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
| 0
| 0
|
Q1
| 0
| 0
| 1
| 1
| 0
| 0
| 1
| 1
| 0
| 0
|
Q0
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
|
借位
减计数
多个十进制计数器级联使用。
同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。
图10—3(a)是由74LS192利用进位输出CO制高一位的CPu端构成的加计数级联图。图(b)是由CD40160利用进位输出QCC控制高一位的状态控制端Sl、S2的级联图。图(c)和(d)是由CD4510利用行波进位法和用CO控制Ci的级联图。
4．实现任意进制计数
(1)用复位法获得任意进制计数器
假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“O”，即获得M进制计数器。如图10-4所示为一个由74LS192十进制计数器接成的6进制计数器。
(2)利用预置功能获M进制计数器
图10—5为用三个74LS192组成的421进制计数器。
外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈量“0”信号作用下计数器可靠置“0”。
图10-6是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1，2，…11，12，1，…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使74LS192(2)[时十位]直接置成0000，而74LS192(1)，即时的个位直接置成0001，从而实现了1—12计数。
三、实验设备与备件
l. +5V直流电源 2.双踪示波器 3.连续脉冲源
4.单次脉冲源 5．逻辑电平开关 6. 0—1指示器
图10—3 同步计数器级联方案
图10-4六进制计数器 图10—5 421进制计数器
图10—6 特殊12进制计数器
7.译码显示器
8. 74LS74×2(CD4013)
74LS192×3(CD40192)
CD40160×2
CD4510×2
74LS00(CD4011)
74LS20(CD4012)
四、实验内容
1．用74LS74或CD4013 D触发器构成4位二进制异步加法计数器。
(1)按图10—1连接，RD接至逻辑开关输出插口，将低位CPO端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入插口，各SD接高电平+5V。
(2)清零后，逐个送入单次脉冲，观察并列表记录Q3—Q0状态。
(3)将单次脉冲改为1Hz的连续脉冲，观察Q3—Q0的状态。
(4)将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形，描绘之。
(5)将图10-1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3一Q0的
状态。
2．测试74LS192或CC40192同步十进制可逆计数器的逻辑功能。
计数脉冲由单次脉冲源提供，清零端LD、数据输入端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入的相应插口A、B、C、D；CO和BO逻辑电平显示插口。按表10—1逐项测试并判断该集成块的功能是否正常。
(1)清除
令CR=1，其它输入为任意态，这时Q3Q2QlQ0＝000，译码数字显示为0。清除功能完成后，置CR＝O
(2)置数
CR＝O，GPu，CPD任意，数据输入端输入任意一组二进制数，令LD＝1，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。
(3)加计数
CR＝0，LD＝CPD＝1，CPu接单次脉冲源。清零后送入10个单次脉冲，观察输出状态变化是否发生在CPu的上升沿。
(4)减计数
CR＝0，LD＝CPu＝1，CPD接单次脉冲源。参照3)进行实验。
3．用两片74LS192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。
4.将两位十进制加法计数器改为两位十进制减法计数器，实现由99——00递减计数，记录之。
5．选图10-3(a)、(c)、(d)中任一电路进行实验，记录之。
6．按图10—5，或图l0—6进行实验。
7．设计一个数字钟移位60进制计数器并进行实验。
表10—3 CD40160功能表
输 入
| 输 出
|
CP
| Cr
| LD
| S1
| S2
| D3
| D2
| D1
| D0
| Q3
| Q2
| Q1
| Q0
|
X
| 0
| X
| X
| X
| X
| X
| X
| X
| 0
| 0
| 0
| 0
|
↑
| 1
| 0
| X
| X
| d3
| d2
| d1
| d0
| d3
| d2
| d1
| d0
|
X
| 1
| 1
| 0
| X
| X
| X
| X
| X
| 保 持
|
X
| 1
| 1
| X
| 0
| X
| X
| X
| X
| 保 持
|
↑
| 1
| 1
| 1
| 1
| X
| X
| X
| X
| 计 数
|
五、实验预习要求
1.复习有关计数器部分内容
2．绘出各实验内容的详细线路图
3.拟出各实验内容所需的测试记录表格
表10—4 CC4510功能表
CP
| Ci
| U／D
| PE
| B
| 功能
|
×
| 1
| ×
| 0
| 0
| 不计数
|
|
| 0
| 1
| 0
| 0
| 加计数
|
|
| 0
| 0
| 0
| 0
| 减计数
|
×
| ×
| ×
| 1
| 0
| 置数
|
×
| ×
| ×
| ×
| 1
| 复位
|
4．查手册，给出并熟悉实验所用各集成块的引脚排列图.
六、实验报告
1．画出实验线路图，记录、整理实验现象及实验所得的有关波形。对实验结果进行分析。
2.总结使用集成计数器的体会。
实验十一 移位寄存器及其应用
一、实验目的
1.掌握中规模4位移位寄存器逻辑功能及使用方法
2.熟悉移位寄存器的应用一构成串行累加器和环形计数器
二、实验原理
1．移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器，型号为74LS194或CD40194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图11—1所示。
图11—1 74LS194的逻辑符号及引脚排列
其中D3、D2、D1、D0为并行输入端；Q3、Q2、Q1、Q0为并行输出端；SR
为右移串行输入端，SL为左移串行输入端；S1、S0为操作模式控制端；CR
为直接无条件清零端；CP为时钟脉冲输入端。
74LS194有5种不同操作模式：即并行送数寄存，右移(方向由Q3→Q0)，左移(方向由Q0→Q3)，保持及清零。
Sl、S0和CR端的控制作用如表11—1所示。
2．移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和串行累加器的线路及其原理。
表11—1
CP
| CR
| S1
| S0
| 功能
| Q3 Q2 Q1 Q0
|
×
| 0
| ×
| ×
| 清除
| CR＝0，使Q3Q2Q1Q0＝0000，
寄存器正常工作时，CR＝1。
|
↑
| 1
| 1
| 1
| 送数
| CP上升沿作用后，并行输入数据
送入寄存器。Q3Q2Q1Q0＝D3D2DlD0此时串行数据(SR、SL)被禁止。
|
↑
| 1
| 0
| 1
| 右移
| 串行数据送至右移输入端SR，CP上升沿进行右移。Q3Q2Q1Q0＝DSRQ3Q2Q1
|
↑
| 1
| 1
| 0
| 左移
| 串行数据送至左移输入端SL，CP上升沿进行左移。Q3Q2Q1Q0＝Q2Q1Q0DSL
|
↑
| 1
| 0
| 0
| 保持
| CP作用后寄存器内容保持不变。
Q3Q2Q1Q0＝Qn3Qn2Qn1Qn0
|
↓
| 1
| ×
| ×
| 保持
| Q3Q2Q1Q0＝Qn3 Qn2 Qn1 Qn0
|
(1)环形计数器：把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如
图11—2所示，把输出端Q0和右移串行输入端SR相连接，设初始状态Q3Q2QlQ0＝1000，则在时钟脉冲作用下Q3Q2Q1Q0将依次变为0100→0010→0001→1000→……，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图11—2电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。
图11—2
(2)串行累加器
累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。
图11—3是由二个右向移位寄存器、一个全加器和一个进位触发器组成的串行累如器。
设开始时，被加数A＝AN-1…Ao和加数B＝BN-1…Bo已分别存入N+l位累加数移位寄存器和加数移位寄存器。再设进位触发器D已被清零。
在第一个CP脉冲到来之前，全加器各输入输出端的情况为：An＝Ao， Bn＝B0，Cn-1＝0，Sn＝Ao十Bo十O＝So，Cn＝Co。
在第一个CP脉冲到来后，So存入累加和移位寄存器的最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位。全加器输出为
图11—3 串行累加器结构框图
Sn=A1十B1十C0＝S1，Cn＝C1。
在第二个脉冲到来后，两个移位寄存器的内容又右移一位，S1存入累加和移位寄存器的最高位，原先存入的So进入次高位，C1存入进位触发器Q端，全加器输出为：Sn＝A2十B2十C1＝S2，Cn＝C2。
如此顺序进行，到第N十1个CP时钟脉冲后，不仅原先存入两个移位寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器中。若需继续累加，则加数移位寄存器中需再一次存入新的加数。
中规模集成移位寄存器，其位数往往以4位居多，当需要的位数多于4
位时，可把几块移位寄存器用级连的方法来扩展位数。
三、实验设备及器件
1. +5V直流电源 2.单次脉冲源
3．逻辑电平开关 4. O-l指示器
5．74LS194×2(或CD40194) 74LS74(或CD4013)
74LS183
四、实验内容
1．测试74LS194(或CD40194)的逻辑功能
按图11—4接线，CR、S1、S0、SL、SR、D3、D2、D1、D0分别接至逻辑开关的输出插口；Q3、Q2、Q1、Q0接至LED逻辑电平显示输入插口。CP端接单次脉冲源输出插口。按表11—2所规定的输入状态，逐项进行测试。
(1)清除：令CR＝0，其它输入均为任意态，这时寄存器输出Q3、Q2、Q1、Q0应均为0。清除后，置CR＝1。
(2)送数：令CR＝S1＝S0＝1，送入任意4位二进制数，如D3D2DlD0＝dcbs，加CP脉冲，观察CP＝0、CP由0—1、CP由1—0三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。
3)右移：清零后，令CR＝1，S1＝0，S0＝1，由右移输入端SR送入二进
图11—4 74LS194逻辑功能测试
制数码如0100，由CP端连续加4个脉冲，观察输出情况，记录之。
(4)左移：先清零或予置，再令CR＝l，S1＝1，S0＝0，由左移输入端SL送入二进制数码如1111，连续加四个CP脉冲，观察输出端情况，记录之。
(5)保持：寄存器予置任意4位二进制数码dcba，令CR＝1，S1＝S0＝0，加CP脉冲，观察寄存器输出状态，记录之。
2．循环移位
将实验内容1接线参照图11—2进行改接。用并行送数法予置寄存器为某二进制数码(知0100)。然后进行右移循环，观察寄存器输出端状态的变化．记入表11—3中。
3．累加运算
按图11—5连接实验电路。CR、S1、S0接逻辑开关输出插口，CP接单次脉冲源，由于逻辑开关的数量有限，两寄存器并行输入端D3D2DlD0根据实验设备现有条件，进行接线。两寄存器的输出端接至LED逻辑电平显示输入插口。
表11—2
清除
| 模式
| 时钟
| 串行
| 输 入
| 输出
| 功能总结
|
CR
| S1
| So
| CP
| SL
| SR
| D3D2DlD0
| Q3Q2Q1Q0
|
0
| ×
| ×
| ×
| ×
| ×
| XXXX
|
|
|
1
| 1
| 1
| ↑
| ×
| ×
| dcba
|
|
|
1
| 0
| 1
| ↑
| ×
| 0
| XXXX
|
|
|
1
| 0
| 1
| ↑
| ×
| 1
| XXXX
|
|
|
1
| 0
| 1
| ↑
| ×
| 0
| XXXX
|
|
|
1
| 0
| 1
| ↑
| ×
| 0
| XXXX
|
|
|
1
| 1
| 0
| ↑
| 1
| ×
| XXXX
|
|
|
1
| 1
| 0
| ↑
| 1
| ×
| XXXX
|
|
|
1
| 1
| 0
| ↑
| 1
| ×
| XXXX
|
|
|
1
| 1
| 0
| ↑
| 1
| ×
| XXXX
|
|
|
1
| 0
| 0
| ↑
| ×
| ×
| XXXX
|
|
|
表11—3
CP
| Q3Q2Q1Q0
|
0
| 0 1 0 0
|
1
|
|
2
|
|
3
|
|
4
|
|
(1)触发器置零
使74LS74的RD由低电平变为高电平。
(2)送数
令CR＝Sl＝S0＝1，用并行送数方法把三位被加数A2AlA0和三位加数B2B1B0分别送入累加和移位寄存器A和加数移位寄存器B中。然后进行右移，实现加法运算。连续输从脉冲，观察两个寄存器输出状态变化，记入表11—4中。
五、实验预习要求
1．复习有关寄存器及累加运算的有关内容。
2．查阅74LS194、74LS183、74LS74逻辑线路。熟悉其逻辑功能及引脚排列。
3.在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零?
图11—5累加运算实验线路
表11—4
GP
| B寄存器
| A寄存器
|
Q3Q2QlQo
| Q3Q2QlQ0
|
0
|
|
|
1
|
|
|
2
|
|
|
3
|
|
|
4
|
|
|
4.使寄存器清零，除采用CR输入低电平外，可否采用右移或左移的方法?可否使用并行送数法?若可行，如何进行操作?
6.若进行循环左移，图11—4接线应如何改接?
六、实验报告
1．分析表11—2的实验结果，总结移位寄存器74LS194的逻辑功能并写入表格功能总结一栏中。
2．根据实验内容2的结果，画出4位环形计数器的状态转换图及波形图。
3.分析累加运算所得结果的正确性。
实验十二 脉冲分配器及其应用
一、实验目的
1.熟悉集成时序脉冲分配器的使用方法及其应用。
2.学习步进电动机的环形脉冲分配器的组成方法。
二、实验原理
1．脉冲分配器的作用是产生多路顺序脉冲信号，它可以由计数器和译码器组成。CP端上的系列脉冲经N位二进制计数器和相应的译码器，可以转变为2N路顺序输出脉冲。如图12—1所示。
图12—l 脉冲分配器的组成
2．集成时序脉冲分配器CD4017和CD4022
CD4017是按BCD计数／时序译码器组成的分配器。
CD4022是按八进制计数／时序译码器组成的分配器。
它们的真值表完全相同，为多姐妹片。其逻辑符号及引脚功能如图12—2所示。
CD4017的输出波形如图12—3所示。
CD4017应用十分广泛，可用于十进制计数，分频，1／N计数(H＝2—10只需用一块，H＞10可用多块器件级连)。图12—4所示为由两片CD4017组成的60分频的电路。
3．步进电动机的环形脉冲分配器
图12—5所示为某一三相步进电动机的驱动电路示意图。
A、B、C分别表示步进电机的三相绕组。步进电机按三相六拍方式运行。即
要求步进电机正转时，控制端X＝1，使电机三相绕组的通电顺序为
图12—2 CD4017与CD4022的逻鞋符号及宾值表
图12—3 CD4017的波形图
要求步进电机反转时，令控制端X＝O，三相绕组的通电顺序改为
A→AC→C→BC→B→AB→A…
按六拍通电方式的脉冲环型分配器，可由如图12—6所示的三个JK触发器构成。
图12—4 60分频电路
图12—5三相步进电动机的驱动电路
要使步进电机反转，脉冲分配器应如何联线，请自行考虑。通常应加有正转脉冲输入控制和反转脉冲控制端。
三、实验设备与器件
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲原
5．逻辑电平开关 6. 0—1指示器
7．CD4017×2 CD4013 CD4027×2 CD4011×2
四、实验内容
1．CD4017逻辑功能的测试
(1)参照图12—2(a)，用+5V供电，EN、R接逻辑开关的输出插口。CP接单次脉冲源，0一9十个输出端接至LED逻辑电平显示输入插口，按真值表要求操作各逻辑开关。清零后，连续送出l0个脉冲信号，观察十个发光二极
图12-6 六拍通电方式的脉冲环行分配器逻辑图
管的显示状态，并列表记录。
(2)．CP改接为lHz连续脉冲，观察记录输出状态。
2．按图12-4线路接线，自拟实验方案验证60分频电路的正确性。
3．参照图12-6的线路，设计一个可逆运行的三相六拍环形分配器线路，并自拟实验观察方案。
五、实验预习要求
1.复习有关脉冲分配器的原理
2.按实验任务要求，设计实验线路，并拟定实验方案及步骤。
六、实验报告
1.画出完整的实验线路
2．总结分析实验结果
实验十三 使用门电路产生脉冲信号
——自激多谐振荡器—
一、实验目的
1．掌握使用门电路构成脉冲信号产生电路的基本方法
2.掌握影响输出脉冲波形参数的定时元件数值的计算方法
3．学习石英晶体稳额原理和使用石英晶体构成振荡器的方法
二、实验原理
1．利用与非门组成脉冲信号产生电路
与非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阀值电压Vr时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。
2.非对称型多谐振荡器
如图13—l所示，它的输出波形是不对称的。输出脉冲宽度(TTL与与非门)
twl＝RC twl＝1.2RC T＝2.2RC
图13—1非对称型振荡器
调节R和C值，可改变输出信号的振荡频率，通常用改变C实现输出频率的粗调，改变电位器R实现输出频率的细调。
3．对称型多谐振荡器
如图13—2所示，由于电路完全对称，电容器的充放电叶间常数相同，故输出为对称的方波。改变R和C的值，可以改变输出振荡频率。如输出端加一非门，可实现输出波形整形。
一般取R＜1KΩ，当R＝1KΩ，C＝100pf一100μf时，f=nHz—nMHz，脉冲宽度twl=tw2＝0.7RC，T＝1.4RC
图13—2对称型振荡器
4．带RC电路的环形振荡器
电路如图13—3所示。其中门4用于整形，以改善输出波形；R为限流电阻一般取100Ω，电位器Rw要求Rw< ω1k。电路利用电容c的充放电过程，
图13—3带有BC电路的环形振荡器
控制D点电压VD，从而控制与非门的自动启闭，形成多谐振荡，电容C的充电时间twl、放电时间tw2和总的振荡周期分别为
twl≈0.94RC， tw2≈l.26RC， T≈2.2RC
调节R和C的大小可改变电路输出的振荡频率。
以上这些电路的状态转换都发生在与非门输入电平达到门的阀值电平VT的时刻。在VT附近电容器的充放电速度已经缓慢，而且VT本身也不够稳定，易受温度、电源电压变化等因素以及干扰的影响。因此，电路输出频率的稳定性较差。
5．石英晶体稳频的多谐短荡器
当要求多谐振荡器的工作频率稳定性很高时，上述几种多谐振荡器的精度巳不能满足要求。为此常用石英晶体作为信号频率的基准。用石英晶体与门电路构成的多谐振荡器常用来为微型计算机等提供时钟信号。
图13-4所示为常用的晶体稳频多谐短荡器。
图13—4 常用的晶体振荡电路
(a)、(b)为TTL器件组成的晶体振荡电路；(c)、(d)为CM0S器件组成的晶体振荡电路。一般用于电子表中，其中晶体的f0＝32768Hz。
图13—4(c)中，门l用于振荡，门2用于缓冲整形。Rf是反馈电阻，通常在几十兆欧之间选取，一般选22MΩ。R起稳定振荡作用，通常取十至几百千欧。Cl是频率微调电容器，电容Cs用于温度特性校正。
6．利用晶体管组成多谐振荡器
图13—5所示为由晶体管组成的自激多谐振荡器。它只有两个暂稳态(即T1饱和、T2截止与T1截止、T2饱和)。
图13—5晶体管自激多谐振荡器
设tl时刻电路翻转成T1饱和、T2截止，这时电容C1通过Rb2和饱和管T1的集电极放电，同时电源VCC沿RC2和T1的基极对C2进行充电，一旦Vbe2达到VT时，电路又翻转成T2饱和、T1截止，电路进入另一个暂稳态。这时C2通过Rbl和T2的集电极放电，同时VCC经RCl、T2的基极对C1充电，当VbE1．达到VT时，电路又返回第一个暂稳态，形成振荡。twl＝0.7Rb2Cl，tw2＝0.7RblC2，T＝twl+tw2，若电路对称，C1＝C2＝C，Rbl＝Rb2＝R，则T＝1.4RbC，输出方波。
如果要求改善输出脉冲上升沿，就需要对电路进行改进，如图13—6所示。因为电容的充电电流流经集电极电限RC是造成输出脉冲上升沿tr的主要原因。现增加一个隔离二极管D，以避免C2的充电电流经集电极电阻R”C2。在C2充电时，二极管D截止，充电电流经R’C2,集电极电压VA可以很快上升。在C2放电时，D导通，放电仍可通过饱和管进行。
对电路参数的要求，T放>>T充，即Rb2C1>>R’C2C2，RblC2>>RClCl，在放电的同时，充电要尽快结束。另外，要求Rb＜βORC，使得导通管处于饱和状态，以保证电路的工作稳定。
图13—6 改善VA上升沿的晶体管自激多谐振荡器
三、实验设备与器件
1．+5V直流电源
2．双踪示波器
3．数字频率计
4．74LS00(或CD40111) 3DK2×2 2CKl5
晶振32768Hz 电位器、电阻、电容若干。
四、实验内容
1.用与非门74LS00按图13—1构成多谐振荡器，其中R为10KΩ电位
器，C为0.01μf。
(1)用示波器观察输出波形及电容C两端的电压波形，列表记录之。
(2)调节电位器观察输出波形的变化，测出上、下限频率。
(3)用一只100μf电容器跨接在74LS00 14脚与7脚的最近处，观察输出波形的变化及电源上纹波信号的变化，记录之。
2．用74LS00按图13—2接线，取R＝1KΩ，C＝O.047μf，用示波器观察输出波形，记录之。
3．用74LS00按图13—3接线，其中定时电阻RW用一个510Ω与一个1KΩ的电位器串联，取R＝100Ω，C＝0.1μf。
(1) RW调到最大时，观察并记录A、B、D、E及VO各点电压的波形，出VO
的周期T和Vo负脉冲宽度值(电容C的充电时间)并与理论计算值比较。改变Rw值，观察输出信号Vo波形的变化情况。
4．按图13—4(c)接线，晶振选用电子表晶振32768Hz，与非门选用CC4011，用示波器观测输出波形，用频率计测量输出信号频率，记录之。
5．按图13—6接线组成晶体管自激多谐振荡器
(1)将电位器调至0，将A、B两点短接，观察并记录Vcl，Vbel，Vc2，Vbe2各电压波形(注意它们之间的相位关系)。
(2)断开A、B间的短接线，观察隔离二极管的作用。观察并记录VC2的波形并与(1)观察到的Vc2波形进行比较。
(3)调节电位器，观察Rb2对输出周期和脉宽的影响。
(4)调节电位器使Rb2增加，直到Vc2的上升沿出现台阶。分析Vc2上
升沿出现台阶原因。
五、实验预习要求
1．复习自激多谐振荡器的工作原理
2．画出实验用的详细实验线路图
3.核对记录、实验数据表格等。
4.在图13—6中，为什么加上隔离二极管后能改善输出脉冲的上升沿?
六、实验报告
1．画出实验电路，整理实验数据与理论值进行比较
2．用方格纸画出实验观测到的工作波形图，对实验结果进行分析。
实验十四 单稳态触发器与施密特触发器
—脉冲延时与波形整形电路—
一、实验目的
1.掌握用集成门电路构成单稳态触发器的基本方法
2．熟悉集成单稳态触发器的逻辑功能及其使用方法
3．熟悉集成施密特触发器的性能及其应用
二、实验原理
在数字电路中常使用矩形脉冲作为信号，进行信息传递，或作为时钟信号用来控制和驱动电路，使各部分协调动作。实验十三是自激多谐振荡器，它是不需要外加信号触发的矩形波发生器。另一类是他激多谐振荡器，有单稳态触发器，它需要在外加触发信号的作用下输出具有一定宽度的矩形脉冲波；有施密特触发器(整形电路)，它对外加输入的正弦波等波形进行整形，使电路输出矩形脉冲波。
1．用与非门组成单稳态触发器
利用与非门作开关，依靠定时元件RC电路的充放电来控制与非门的启闭。单稳态电路有微分型与积分型两大类，这两类触发器对触发脉冲的极性与宽度有不同的要求。
(1) 微分型单稳态触发器如图14—l所示，其中Rl、C1构成输入端微分隔直电路。R、C构成微分型定时电路，定时元件R、C的取值不同，输出脉宽tW也不同。tp≈(0.7—1.3)RC。该电路为负脉冲触发，适用于触发脉冲宽度小于输出脉冲宽度的情况。稳态时G1导通，G2截止(G3仅起整形倒相作用)。Vi负极性时，VA↓→VB↑，由于电容端电压不能跃变，故VD↑→VE↓，该低电平使VB高电平得以维持，电路进入暂稳态，此时电容C充电，随着I充↓→VD↑，当VD＝VT时，电路又翻转成G1导通，G2截止的稳定状态。若Vi的脉宽较小时，则输入端就不必加RlCl微分电路了。
图14—1微分型单稳态触发器
(2)积分型单稳态触发器如图14—2所示。电路采用正脉冲触发，适用于触发脉冲宽度大于输出脉冲宽度的情况，其工作波形如图14—3所示。电路的稳定条件是R<1K ω，输出脉冲宽度tw≈1.1bc。
图14—2积分型单稳态触发器
图14—3积分型单稳工作波形图
单稳态触发器共同特点是：触发脉冲未加入前，电路处于稳态。此时，可以到得各门的输入和输出电位。触发脉冲加入后，电路立刻进入暂稳态，暂稳态的时间，即输出脉冲的宽度tw只取决于RC数值的大小，与激发放冲无关。
2．用与非门组成施密特触发器
施密特触发器能对正弦波、三角波等信号进行整形，并输出矩形波，图14—4(a)、(b)是两种典型的电路。(a)图中，门G1、G2是基本RS触发器，门G3是反相器，二极管D起电平偏移作用，以产生回差电压，其工作情况如下：设Vi＝0，G3截止，R＝1，S＝0，Q＝l，Q＝0，电路处于原态。Vi由0V上升到电路的接通电位VT，时，G3导通，R＝0，S＝l，触发器翻转为Q＝0，Q＝1的新状态。此后Vi继续上升，电路状态不变。当Vi由最大值下降到VT值的时同内，B仍等于0，S＝1，电路状态也不变。当Vi
图14-4与非门组成施密特触发器
3.集成双单稳态触发器CDl4528(CD4098)及其应用
(1)图14—5为CDl4528(CD4098)的逻辑符号图及其功能真值表该器件能提供稳定的单脉冲，脉宽由外部电阻Rx和外部电容Cx决定，调整Rx和Cx可使Q端和Q端输出脉冲宽度有一个较宽的范围。本器件可采用上升沿触发(+TR)也可用下降沿激发(-TR)，为使用带来很大的方便。在正常工作时，电
路应由每一个新脉冲去触发。当采用上升沿触发时，为防止重复触发，Q必须连到(-TR)端。同样，在使用下降沿触发时，Q端必须连到(+TR)端。该单稳态触发器的时间周期约为TX＝Rx·Cx。所有的输出级都有缓冲级，以提供较大的驱动电流。
图14—5 CDl4528的逻辑符号及功能真值表
图14-6 实现脉冲延迟
(2).实现多谐振荡器，如图14—7所示。
图14—7 实现多谐振荡
4．集成六施密特触发器CD40106及其应用
如图14—8为其逻辑符号及引脚功能，它可用于波形的整形，也可作反相器或构成单稳态触发器和多谐振荡器。
图14—8 CD40106引脚功能
(1)将正弦波转换为方波，如图14—9所示。
图14—9 正弦波转换为方波
(2)构成直接耦合光开关，如图14—lO所示。
光照时，输入电压上升至VT+；时，输出为低电平，光照消失后，输出恢复至高电平。
图14—l0直接耦合光开关
(3)构成多谐振荡器，如图l4-11所示。
图14—11 多谐振荡器
(4)构成单稳态触发器
图14—12(a)为下降沿触发；图14—12(b)为上升沿触发。
图14—12单稳态触发器
三、实验设备与器件
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．数字频率计
5．CD4011 CDl4528 CD40106
电位器、电阻电容若干
四、实验内容
1．按图14—1连线，输入1KHz连续脉冲，用双踪示波器观测Vi、VA、
VB、VC、VD及Vo的波形，记录之。
2.改变C或R之值，重复实验1的内容。
6．按图14—2连线，重复l的实验内容。
4.按图14—4(a)连线，令Vi由0-5V变化，测量Vl、V2之值。
5.按图14—6连线，输入lKHz连续脉冲，用双踪示波器观测输入、输
出波形，测定Tl与T2。
6.按图14—7连线，用示波器观测输出波形，测定振荡频率。
7.按图14—11连线，用示波器观测输出波形，测定振荡频率。
8．按图14—9连线，构成整形电路，被整形信号可由音频信号源提供，图中串联的2K电阻起限流保护作用。将正弦信号频率置1KHz，调节信号电压由低到高观测输出波形的变化。记录输入信号为0V，0.25V，0.5V，l.0V，1.5V，2.0V时的输出波形，记录之。
9.分别按图14—12(a)、(b)连线，进行实验。
五、实验预习要求
1．复习有关单稳态触发器和施密特触发器的内容
2.画出实验用的详细线路图
3．拟定各次实验的方法、步骤。
4.拟好记录实验结果所需的数据、波形表格。
六、实验报告
l.绘出实验线路图，用方格纸记录波形。
2.分析各次实验结果的波形，验证有关的理论。
3．总结单稳态触发器及施密特触发器的特点及其应用。
实验十五 555时基电路及其应用
一、实验目的
1．熟悉555型集成时基电路的电路结构、工作原理及其特点，
2.掌握555型集成时基电路的基本应用
二、实验原理
集成时基电路称为集成定时器，是一种数字、模拟混合型的中规模集成电路，其应用十分广泛。它是一种产生时间延迟和多种脉冲信号的电路，由于内部电压标准使用了三个5K电阻，故取名555电路。其电路类型有双极型和CMOS型两大类，二者的结构与工作原理类似。几乎所有的双极型产品型号最后的三位数码都是555或556；所有的CMOS产品型号最后四位数码都是7555或7556，二者的逻辑功能和引脚排列完全相同，易于互换。555和7555是单定时器。556和7556是双定时器。双极型的电源电压VCC＝+5- +15，输出的最大电流可达200mA，CM03型的电源电压为+3- +18V。
1．555电路的工作原理
555电路的内部电路方框图如图15—1所示。它含有两个电压比较器，一个基本RS触发器，一个放电开关管T，比较器的参考电压由三只5K的电阻器构成分压器提供。它们分别使高电平比较器A1的同相输入端和低电平比较器A2的反相输入端的参考电平为2/3Vce和1/3VCC。A1与A2的输出端控制RS触发器状态和放电管开关状态。当输入信号自6脚，即高电平触发输入并超过参考电平2/3VCC时，触发器复位，555的输出端3脚输出低电平，同时放电开关管导通；当输入信号自2脚输入并低于1/3VCC时，触发器置位，555的3脚输出高电平，同时放电开关管截止。
RD复位端，当RD＝0，555输出低电平。平时RD端开路或接VCC。
Vc是控制电压端(5脚)，平时输出2/3VCC作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一0.01μf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。
T为放电管，当T导通时，将给接于7脚的电容器提供低阻放电通路。555定时器主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关的通断。这就很方便地构成从微秒到数十分针的延时电路，可方便地构成单稳态触发器，多谐振荡器，施密特触发器等脉冲产生或波形变换电路。
图15—1 555定时器内部框图及引脚排列
2. 555定时器的典型应用
(1)构成单稳态触发器
图15—2(a)为由555定时器和外接定时元件R、C构成的单稳态触发器。触发电路由C1、Rl、D构成，其中D为嵌位二极管，稳态时555电路输入端处于电源电平，内部放电开关管T导通，输出端输出低电平，当有一个外部负脉冲触发信号经Cl加到2端。并使2端电位瞬时低于1/3VCC，低电平比较器动作，单稳态电路即开始一个暂态过程，电容C开始充电，Vc按指数规律增长。当VC充电到2/3VCC时，高电平比较器动作，比较器A1翻转，输出Vo从高电平返回低电平，放电开关管T重新导通，电容C上的电荷很快经放电开关管放电，暂态结束，恢复稳态，为下个触发脉冲的来到作好准备。波形图如图15—2(b)所示。
暂稳态的持续时间tw(即为延时时间)决定于外接元件R、C的大小。
Tw＝1.1RC
通过改变R、C的大小，可使延时时间在几个微秒到几十分钟之间变化。当这种单稳态电路作为计时器时，可直接驱动小型继电器，并可以使用复位端(4脚)接地的方法来中止暂态，重新计时。此外尚须用一个续流二极管与继电器线圈并接，以防继电器线圈反电势损坏内部功率管。
图15—2 单稳态触发器
(2)构成多谐振荡器
如图15—3(a)所示由555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C充电，以及C通过R2向放电端Ct放电，使电路产生振荡。电容C在1/3VCC和2/3VCC之间充电和放电，其波形如图15—3(b)所示。输出信号的时间参数是T＝twl+tw2，twl＝0.7(R1十R2)C，tw2＝0.7R2C。555电路要求Rl与R2均应大于或等于1KΩ，但R1+R2应小于或等于3.3MΩ。
外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。因此这种形式的多谐振荡器应用很广。
图15—3 多谐振荡器
(3)组成占空比可调的多诸振荡器
电路如图15—4所示，它比图15—3所示电路增如了一个电位器和两个导引二极管。D1、D2用来决定电容充、放电电流流经电阻的途径(充电时D1
导通，D2截止；放电时D2导通，D1截止。
占空比 q=twl/(tw1+tw2)≈0.7RAC/0.7C(RA+RB)=RA/(RA+RB)
可见，若取RA＝RB电路即可输出占空比为50％的方波信号。
图15-4 占空比可调的多谐振荡器
(4)组成占空比连续可调并能调节振荡频率的多谐振荡器
电路如图15—5所示。对C1充电时，充电电流通过R1、D1、W2和W1；放电时通过W1、W2、D2、R2。当Rl＝R2、W2调至中心点，因充放电时间基本相等，其占空比约为50％，此时调节W1仅改变频率，占空比不变。如W2调至偏离中心点，再调节W1，不仅振荡频率改变，而且对占空比也有影响。Wl不变，调节W2，仅改变占空比，对频率无影响。因此，当接通电源后，应首先调节W1使频率至规定值，再调节W2，以获得需要的占空比。若频率调节的范围比较大，还可以用波段开关改变C1的值。
电路如图15—6所示，只要将脚2、6连在一起作为信号输入端，即得到施密特触发器。图15—7示出了VC，Vi和Vo的波形图。
设被整形变换的电压为正弦波VC，其正半波通过二极管D同时加到555定时器的2脚和6脚，得Vi为半波整流波形。当Vi上升到2/3VCC时，Vo从高电平翻转为低电平；当Vi下降到1/3Vcc时，Vo又从低电平翻转为高电平。
图15—5 占空比与频率均可调的多谐振荡器
(5)组成施密特触发器
图15-6 施密特触发器
电路的电压传输特性曲线如图15—8所示。
回差电压 ΔV＝2/3Vcc- 1/3Vcc=1/3Vcc
三、实验设备与器件
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲源
6.音频信号源 6．数字频率计
7．0-l指示器
8．555、2CKl3×2
9．电位器 电阻 电容若干
四、实验内容
1． 单稳态触发器
图15—7 波形变换图 图15—8 电压传输特性
(1)按图15—2连线，取R＝100K，C＝47μf，输出接LED电平指示器。输入信号Vi由单次脉冲源提供，用双踪示波器观测Vi，Vc，Vo波形。测定幅度与暂稳时间(用手表计时)。
(2)将R改为1K，C改为0.1μf，输入端加1KHz的连续脉冲，观测波形Vi，VC，VO，测定幅度及延时时间。
2．多谐振荡器
(1)按图15—3接线，用双踪示波器观测VC与Vo的波形，测定频率。
(2)按图15—4接线，组成占空比为50％的方波信号发生器。观测Vc，Vo波形，测定波形参数。
(3)按图15—5接线，通过调节Wl和W2来观测输出波形。
3．施密特触发器
按图15—6接线，输入信号由音频信号源提供，预先调好Vi的频率为lKHz，接通电源，逐渐加大VC的幅度，观测输出波形，测绘电压传输特性，算出回差电压ΔU。
4．利用555定时器设计制作一只触摸式开关定时控制器，每当用手触摸一次，电路即输出一个正脉冲宽度为10S的信号。试搭出电路并测试电路功能。
5．模拟声响电路
按图15—9接线，组成两个多谐振荡器，调节定时元件，使I输出较低频率，Ⅱ为高频振荡器，连好线，接通电源，试听音响效果。调换外接阻容元件，再试听音响效果。
图15—9 模拟声响电路
五、实验预习要求
1.复习有关555定时器的工件原理及其应用。
2.拟定实验中所需的数据、波形表格。
3．如何用示波器测定施密特触发器的电压传输特性曲线?
4.核定各次实验的步骤和方法。
六、实验报告
1.绘出详细的实验线路图，定量绘出观测到的波形
2．分析、总结实验结果
实验十六 电子秒表
一、实验目的
1．学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
2.学习电子秒表的调试方法。
二、实验原理
图16—1为电子秒表的电原理图。按功能分成四个单元电路进行分析。
1．基本RS触发器
图16-1中单元I为用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有直接置位、复位的功能。
它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。
按动按钮开关K2(接地)，则门1输出Q＝1；门2输出Q=O，K2复位后Q、Q状态保持不变。再按动按钮开关K1，则Q由0变为l，门5开启，为计数器启动炸好准备。Q由l变0，送出负脉冲，启动单稳态触发器工作。
基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。
2.单稳态触发器
图16—1中单元II为用集成与非门构成的微分型单稳态触发器，图16—2为各点波形图。
单稳态触发器的输入触发负脉冲信号Vi由基本RS触发器Q端提供，输出负脉冲Vo则加到计数器的清除端CR。
静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻ROff。定时元件RC取位不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时，可以省去输入微分电路的RP和CP。
单稳态触发器在电子秒表中的职能是为计数器提供清零信号。
3.时钟发生器
图16-1中单元III为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。
调节电位器Rw，使在输出端3获得频率为50Hz的矩形波信号，当基本RS触发器Q＝1时，门5开启，此时50Hz脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CPl。
4．计数及译码显示
二—五—十进制加法计数器74LS196构成电子秒表的计数单元，如图16-1
图16—1
中单元IV所示。其中计数器①接成五进制形式，对频率为50Hz的时钟脉冲进行五分频，在输出端Q3取得周期为0.1S的矩形脉冲，作为计数器②的时钟输入。计数器②及计数器③接成8421码十进制形式，其输出端与实验设备上译码显示单元的相应输入端连接，可显示0.1一0.9秒；1—99秒计时。
图16—2 图16—3
附：74LS196引脚排列及功能。
图16—3为引脚排列，表16-1为功能表。
异步清除CR为低电平时，可完成清除功能，与时钟脉冲CP0、CP1状态无关。清除功能完成后，应置高电平。
计数／置数控制端CT／LD为低电平时，输出端Q3—Qo可须置成与数据输入端D3—Do相一致状态，而与CPo、CPl状态无关。预置后置高电平。
表16—l
输 入
| 输 出
|
CR CT/LD CP D3 D2 D1 D0
| Q3 Q2 Q1 Q0
|
0 X X X X X X
1 0 X d3 d2 d1 d0
1 1 ↓ X X X X
| 0 0 0 0
d3 d2 d1 d0
加 计 数
|
计数时，CR、CT/LD置高电平，在CP0、CP1下降沿作用下进行计数。
① 十进制数(8421码)
CP1与Q0连接，计数脉冲由CP0输入。
② 二—五混合进制计数
CP0与Q3连接，计数脉冲由CP1—输入。
③ 二分频、五分频计数
CP0输入，在Q0得二分频输出；CPl输入，在Q1一Q3得五分频输出。
三、实验设备及器件
1. +5V直流电源 2．双踪示波器
3.直流电压表 4．数字频率计
5.单次脉冲源 6.连续脉冲源
7．逻辑电平开关 8. 0-1指示器
9.译码显示器 10．74LS00×2 555×1 74LS196×3
四、实验内容
由于实验电路中使用器件较多，实验前必须合理安排各器件在实验设备上的位置，使电路逻辑清楚，接线较短。
实验时，应按照实验任务的次序，将各单元电路逐个进行接线和调试，即分别测试基本RS触发器，单稳态触发器、时钟发生器及各计数器的逻辑功能，待各单元电路工作正常后，再将有关电路逐级连接起来进行测试……，直到测试电子秒表整个电路的功能。
这样的测试方法有利于检查和排除故障，保证实验顺利进行。
1.基本RS触发器的测试
调试方法参考实验九
2．单稳态触发器的测试
(1)静态测试
用直流数字电压表测量A、B、D、F各点电位值,记录之。
(2)动态测试
输入端接1KHz连续脉冲源，用示波器观察并描绘D点(VD)、F点(Vo)波形，如嫌单稳输出脉冲持续时间太短，难以观察，可适当加大微分电容C(如
改为0.1μf)，特别试完毕后，再恢复4700P。
3.时钟发生器的测试
测试方法参考实验十五，用示波器观察输出电压波形并测量其频率，调节Rw，使输出矩形波频率为50Hz。
4．计数器的测试
(1)计数器①接成五进制形式，CR、CT／LD、D3—Do接逻辑开关，CP接单次脉冲源，Q3—Q1接实验设备上译码显示输入端C、B、A，按表16—1逐项测试其逻辑功能。记录之。
(2)计数器②及计数器③接成8421码十进制形式，同内容(1)进行逻辑功能测试。记录之。
(3)将计数器①、②、③级连，进行逻辑功能测试。记录之。
5．电子秒表的整体测试
各单元电路测试正常后，按图16—1把几个单元电路连接起来，进行电子秒表的总体测试。
先按一下按钮开关K2，此时电子秒表不工作，再按一下按钮开关K1，则计数器清零后便开始计时，观察数码管显示计数情况是否正常。如不需要计时或暂停计时，按一下开关K2，计时立即停止，但数码管保留所计时之值。
6.电子秒表准确度的测试
利用电子钟或手表的秒计时对电子秒表进行校准。
五、实验报告
1．总结电子秒表整个调试过程。
2．分析调试中发现的问题及故障排除方法。
六、预习报告
1.复习数字电路中基本RS触发器，单稳态触发器、时钟发生器及计数器等部分内容。
2．除了本实验中所采用的时钟源外，选用另外两种不同类型的时钟源，可供本实验用。画出电路图，选取元器件。
3．列出电子秒表各单元电路的测试表格。
4.列出调试电子秒表的步骤。
实验十七 D／A、A／D转换器
一、实验目的
1．了解A／D和D／A转换器的基本工作原理和基本结构
2.掌握大规模集成A／D和D／A转换器的功能及其典型应用
二、实验原理
在数字电子技术的很多应用场合往往需要把模拟量转换为数字量，称模／数转换器(A／D转换器，简称ADC)；或把数字量转换成模拟量，称为数／模转换器(D／A转换器，简称DAC)。完成这种转换的线路有多种，特别是单片大规模集成A／D、D／A问世，为实现上述的转换提供了极大的方便。使用者可借助于手册提供的器件性能指标及典型应用电路，即可正确使用这些器件。本实验将采用大规模集成电路DAC0832实现D／A转换，ADC0809实现A／D转换。
1．D／A转换器DAC0832
DAC0832是采用CM0S工艺制成的单片电流输出型8位数／模转换器。器件的核心部分采用倒T型电阻网络的8位D／A转换器，如图17—1所示。它是由倒T型R—2R电阻网络、模拟开关、运算放大器和参考电压VREF四部分组成。运算的输出电压为
v。＝VREF·Rf/2nR(Dn-1·2n-1·Dn-2·2n-2…D0·20)
由上式可见，输出电压V。与输入的数字量成正比，这就实现了从数字量到模拟量的转换。
一个8位的D／A转换器，它有8个输入端，每个输入端是8位二进制数的一位，有一个模拟输出端，输入可有28＝256个不同的二进制组态，输出为256个电压之一，即输出电压不是整个电压范围内任意值，而只能是256
个可能值。
图17—1倒T型电阻网络D／A转换电路
图17—2 DAC0832单片D／A转换器逻辑框图和引脚排列
Do—D7：数字信号输入端
ILE：输入寄存器允许，高电平有效
CS：片选信号，低电平有效
WR1：写信号1，低电平有效
XFER：传送控制信号，低电平有效
WR2：写信号2，低电平有效
IOUT1，IOUT2：DAC电流输出端
Rfb：反馈电阻，是集成在片内的外接运放的反馈电阻
VREF：基准电压(-10一10)V
VCC：电源电压(+5一+15)V
AGND：模拟地、NGNB：数字地可接在一起使用
DAC0832输出的是电流，要转换为电压，还必须经过一个外接的运算放大器，实验线路如图17—3展示。
2．A／D转换器ADC0809
ADC0809是采用CNOS工艺制成的单片8位8通道逐次渐近型模／数转换器，其引脚排列如图17-4所示。
IN0—IN7：8路模拟信号输入端
A2、A1、Ao：地址输入端
ALE：地址锁存允许输入信号，在此脚施加正脉冲，上升沿有效，此时锁存地址码，从而选通相应的模拟信号通道，以便进行A／D转换。
图17—3 D／A转换实验线路
START：启动信号输入端，应在此脚施加正脉冲，当上升沿到达时，内部逐次逼近寄存器复位，在下降沿到达后，开始A／D转换过程。
ECC：转换结束输出信号(转换结束标志)，高电平有效。
0E：输入允许信号，高电平有效。
CLOCK(CP)：时钟信号输入端，外接时钟频率一般为640KHz。
VCC：+5V单电源供电
VREF(+)、VREF(-)：基准电压的正极、负极。一般VREF(+)接+5V电原，VREF(-)接地。
D7—Do：数字信号输出端
图17-4 ADC0809引脚排列
8路模拟开关由A2、A1、Ao三地址输入端选通8路模拟信号中的任何一路进行A／D转换，地址译码与模拟输入通道的选通关系如表17—1所示。
表17—1
被选模拟通道
| IN0
| IN1
| IN2
| IN3
| IN4
| IN5
| IN6
| IN7
|
地
址
| A2
| 0
| 0
| 0
| 0
| 1
| 1
| 1
| 1
|
A1
| 0
| 0
| 1
| 1
| 0
| 0
| 1
| 1
|
A0
| 0
| 1
| 0
| 1
| 0
| 1
| 0
| 1
|
三、实验设备及器件
1．+5V、+15V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
5. 0—1指示器 6．直流数字电压表
7. DAC0832 ADC0809 CD4024 μA741
电位器、电阻、电容若干
四、实验内容
1．由CD4024与R—2R倒T型网络实现D／A变换，线路如图17—5锁示。CP接单次脉冲源，VO接直流数字电压表。
图17—5 由CD4024与R—2R组成的D／A转换电路
接通电源，利用R0、Co的清零，使CD4024清零。
每送一个单次脉冲，测量一次V。，记录之。
2．按图17—3接线，Do—D7接至逻辑开关的输出插口，输出端V0接直流数字电压表。
(1)令Do—D7全置零，调节运放的电位器使μA741输出为零。
(2)按表17—2所列的输入数字信号，用数字电压表到量运放的输出电压Uo，并将测量结果填入表中。
表17—2
|
| 输出模拟量V0（V）
|
D7
| D6
| D5
| D4
| D3
| D2
| D1
| D0
| VCC=+5V
| VCC=+12V
|
0
| 0
| 0
| 0
| 0
| 0
| 0
| 0
|
|
|
0
| 0
| 0
| 0
| 0
| 0
| 0
| 1
|
|
|
0
| 0
| 0
| 0
| 0
| 0
| 1
| 0
|
|
|
0
| 0
| 0
| 0
| 0
| 1
| 0
| 0
|
|
|
0
| 0
| 0
| 0
| 1
| 0
| 0
| 0
|
|
|
0
| 0
| 0
| 1
| 0
| 0
| 0
| 0
|
|
|
0
| 0
| 1
| 0
| 0
| 0
| 0
| 0
|
|
|
0
| 1
| 0
| 0
| 0
| 0
| 0
| 0
|
|
|
1
| 0
| 0
| 0
| 0
| 0
| 0
| 0
|
|
|
1
| 1
| 1
| 1
| 1
| 1
| 1
| 1
|
|
|
图17—6 ADC0809实验线路
3．按图17—6接线，变换结果Do—D7接LED指示器输入插口，CP时钟脉冲由脉冲信号源提供，f＝1KHz。Ao—A2地址端“0”电平接地，“1”电平通过1KΩ电阻接+5V电源。按表17—3的要求观察，记录INo—IN7八路模拟信号的转换结果，并将结果换算成十进制数表示的电压值，并与数字电压表实测的各路输入电压值进行比较，分析误差原因。
五、实验预习要求
1.复习A／D、D／A转换的工作原理
2.熟悉ADC0809、DAC0832各引脚功能，使用方法。
3．绘好完整的实验线路和所需的实验记录表格
4．拟定各个实验内容的具体实验方案
表17—3
被选模
拟通道
| 输 入
模拟量
| 地 址
| 输出模拟量
|
IN
| Vi(V)
| A2A1A0
| D7
| D6
| D5
| D4
| D3
| D2
| D1
| D0
| 十进制
|
IN0
| 4.5
| 0 0 0
|
|
|
|
|
|
|
|
|
|
IN1
| 4.0
| 0 0 1
|
|
|
|
|
|
|
|
|
|
IN2
| 3.5
| 0 1 0
|
|
|
|
|
|
|
|
|
|
IN3
| 3.0
| 0 1 1
|
|
|
|
|
|
|
|
|
|
IN4
| 2.5
| 1 0 0
|
|
|
|
|
|
|
|
|
|
IN5
| 2.0
| 1 0 1
|
|
|
|
|
|
|
|
|
|
IN6
| 1.5
| 1 1 0
|
|
|
|
|
|
|
|
|
|
IN7
| 1.0
| 1 1 1
|
|
|
|
|
|
|
|
|
|
六、实验报告
整理实验数据，分析实验结果。
实验十八 312位直流数字电压表的组装与调试
一、实验目的
1.了解双积分式A／D转换器的工作原理
2．熟悉312位A/D转换器CD14433的性能及其引脚功能
3.掌握用CD14433构成直流数字电压表的方法
二、实验原理
直流数字电压表的核心器件是一个间接型A／D转换器，它首先将输入的模拟电压信号变换成易于准确测量的时间量，然后在这个时间宽度里用计数器计时，计数结果就是正比于输入模拟电压信号的数字量。
1. V—T变换型双积分A／D转换器
图18—1是双积分A/D的控制逻辑框图。它由积分器(包括运算放大器Al和RC积分网络)、过零比较器A2，n位二进制计数器，开关控制电路，门控电路，参考电压VR与时钟脉冲源CP组成。
转换前，先将计数器清零，并通过控制电路使开关S0接通，将电容C充分放电。当计数器进位输出QC＝0时，控制电路使开关S接通Vi，积分器输出线性下降，经零值比较器A2获得一方波VC，打开门G，计数器开始计数，当输入2n个时钟脉冲后，各触发器输出端D＝n-l—D。由111…l回到000…O，其进位输出Q0＝1，作为定时控制信号，通过控制电路将开关S转换至基准电压源-VR，积分器向相反方向积分，VA开始线性上升，计数器重新从O开始计数，直到t＝T2，Va下降到0，比较器输出的正方波结束，此时计数器中暂存二进制数字就是Vi相对应的二进制数码。
2．312位双积分A／D转换器CDl4433的性能特点
CDl4433是CMOS双积分式312A／D转换器，它是将构成数字和模拟电路的约7700多个MOS晶体管集成在一个硅芯片上，芯片有24只引脚，采用双列直插式，其引脚排列与功能如图18—2所示。
引脚功能说明：
VAG(1脚)：被测电压VX和基准电压的参考地。
VR(2脚)：外接基准电压(2V或200mV)输入端。
VX(3脚)：被测电压输入端
Rl(4脚)、R1／C1(5脚)、C1(6脚)：外接积分阻容元件端
C1＝0.1μf(聚酯薄膜电容器)，R1＝470KΩ(2V量程)；
R2＝27 KΩ(200mV量程)。
C01(7脚)，C02(8脚)：外接失调补偿电容端，典型值0.1μf。
DU(9脚)：实时显示控制输入端。若与OE端连接，则每次A／D转换均显示。
图18—1 双积分ADC原理框图
图18—2 CD14433引脚排列图
CPl(10脚)，CP0(11脚)：时钟振荡外接电阻端，典型值为470KΩ。
VEE(12脚)：电路的电源最负端，接-5V。
Vss(13脚)：除CP外所有输入端的低电平基准(通常与1脚连接)。
EOC(14脚)：转换周期结束标记输出，每一次A／D转换周期结束，
EOC输出一个正脉冲，宽度为时钟周期的二分之一。
OR(15脚)：过量程标志输出，当∣V∣＞VR时，输出为低电平。
DS4-DS1(16—19脚)：多路选通脉冲输入端，DSl对应于千位，
DS2对应于百位，DS3对应于十位，DS4对应于个位。
Q0-Q3(20—23脚)：BCD码数据输出端，DS2、DS3、DS4选通脉冲期间，输出三位完整的十进制数，在DS1选通脉冲期间，输出千位0或1及过量程、欠量程和被测电压极性标志信号。
CDl4433具有自动调零，自动极性转换等功能。可测量正或负的电压值。当CPl、CP0端接入470KΩ电阻时，时钟频率≈66KHz，每秒钟可进行4次A／D转换。它的使用调试简便，能与微处理机或其它数字系统兼容，广泛用于数字面板表，数字万用表，数字温度计，数字量具及遥测、遥控系统。
3．312 位直流数字电压表的组成(实验线路)
线路结构如图18—3所示。
(1)谈到直流电压VX经A／D转换后以动态扫描形式输出，数字量输出端Q0Q1Q2Q3上的数字信号(8—4—2—1码)按照时间先后颇序输出。位选信号DS1、DS2、DS3、DS4比通过位选开关MCl413分别控制着千位、百位、十位和个位上的四只LED数码管的公共阴极。数字信号经七段译码器CD4511译码后，驱动四只LED数码管的各段阳极。这样就把A／D转换器按时间顺序输出的数据以扫描形式在四只数码管上依次显示出来，由于选通重复频率较高，工作时从高位到低位以每位每次约300μS的速率循环显示。即一似位数的显示周期是1.2mS。所以人的肉眼就能清楚地看到四位数码管同时显示三位半十进制数字量。当参考电压VR＝2V时，满量程显示1.999V；YR＝200mV时，满量程为199.9mV。可以通过选择开关来控制千位和十位数码管的h比经限流电阻实现对相应的小数点显示的控制。
(2)最高位(千位)显示时只有b、c二根线与LED数码管的b、c脚相接，所以千位只显示l或不显示，用千位的g段来显示模拟量的负值(正值不显示)，即由CDl4433的Q2端通过PNP开关管来控制g段。
(3)A／D转换都要外接标准电压源作参考电压。标准电压源的精度应当高于A／D转换器的精度。本实验采用MCl403集成精密稳压源作参考电压，MCl403的输出电压为2.5V，当输入电压在4.5—15V范围内变化时，输出电压的变化不超过3mV，一般只有0.6mV左右，输出最大电流为100mA。
(4)实验中使用CMOS BCD七段译码／驱动器CD4511，参考实验八有关部分。
(5)线路中的MCl413(功能与ULN2003相同)是NPN型小功率达林顿晶体管列阵，适用于驱动LED数码管，灵敏继电器等。
三、实验设备及器件
1.土12V直流电源 2．双踪示波器
3.直流数字电压表 4．按线路图18—3要求自拟元、器件清单
图18-3 三位半直流数字电压表线路图
四、实验内容
本实验要求按图18—3组装调试好一台三位半直流数字电压表，实验时应一步步地进行。
1．数码显示部分的组装与调试
(1)建议将4只数码管插入40P集成电路的插座上，其中负号靠自己编码产生。按图18—3接好连线，但暂不插所有的芯片，待用。
(2)插好芯片CD4511与MC14133，并将CD4511的输入端A、B、C、D至逻辑开关的四个输出插口上；将MCl413的1，2，3，4脚接至逻辑开关另外四个输出插口上。
(3)将MCl413的2脚置“1”，1、3、4脚置“0”，接通电源，搬动开关(按“十”或“—”键)自0一9变化，检查数码管是否按开关的指示值变化。
(4)按实验原理说明3、（4）项的要求，检查译码显示是否正常。
(5)分别将MCl413的3、4、1端单独置“1”，重复(3)的内容。
如果所有4位数码管显示正常，则去掉数字译码显示部分的电源，备用。
2.标准电压源的连接和调整
插上MC1413基准电源，用标准数字电压表检查输出是否为2.5V，然后调整10KΩ电位器，使其输出电压为2.5V，调整结束后去掉电源线，供总装时备用。
3．总装总调
(1)插好芯片MCl4433，并将1、2中调试好的线路按图18—3再检查一遍。
(2)将输入端接地，先接好地线，再接通+12V，-12V电源，此时显示器将显示“000”值，如果不是，应检测电源正负电压。用示波器测DS1-DS4，Q0-Q3波形，判别故障所在。
(3)用电阻、电位器构成一个简单的输入电压Vx调节电路，调节电位器，4位数码将相应变化，然后进入下一步精调。
(4)用标准数字电压表(或用数字万用表代)测量输入电压，调节电位器，使Vx＝1.000V，这时被调电路的指示值不一定显示“1.000”，应调整基准电压源，使指示值与标准电压表误差个位数在5之内。
(5)改变输入电压Vi极性，使Vi＝-1．O00V，检查‘-”是否显示，并按以方法技准显示值。
(6)在1.999V—0—-1，脚V量程内再一次仔细调整(调基准原电压)使全部量程内的误差均不超过个位数在6之内。
至此一个测量范围在±1，999的三位半数字直流电压表调试成功。
4．记录输入电压为±1．999，±1，500，±1．000，±0，500，0.000时(标准数字电压表的读数)数字电压的显示值，列表记录之。
5．用自制数字电压表测量正负电源电压。如何测量，试设计扩程测量电路。
6．若积分电容C1、Co2(0．1μF)换用普通金属化纸介电容时，观察测量精度的变化。
五、实验预习要求
1．本实验是一个综合性实验，应作好充分准备。
2．仔细分析图18-3各部分电路的连接及工作原理
3.参考电压VR上升，显示值增大还是减少?
4．要使显示值保持某一时刻的读数，电路应如何改动?
六、实验报告
1．给出三位半直流数字电压表的电路接线图
2．阐明组装、调试步骤
3.说明调试过程中遇到的问题和解决的方法
4．组装、调试数字电压表的心得体会
实验十九 数字频率计
一综合性实验一
数字频率计是用于测量信号(方波、正弦波或其它脉冲信号)的频率，并用十进制数字显示，它具有精度高，测量迅速，读数方便等优点。
一、工作原理
脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为f＝N／T，其中，f为被测信号的频率，N为计数器所累计的脉冲个数。T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1S内记录1000个脉冲，则被测信号的频率为1000Hz。
本实验课题仅讨论一种简单易制的数字频率计，其原理方框图如图19-1所示。
晶振产生较高的标准频率，经分频器后可获得各种时基脉冲(1mS，10mS，0.1S，1S等)，时基信号的选择由开关S2控制。被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如果被测信号为方波，放大整形可以不要，将被测信号直接加到主控门的输入端。时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内(时基信号的一个周期)，输入信号才通过主控门。若时基信号的周期为T，进入计数器的输入脉冲数为N，则被测信号的频率fx＝N／T，改变时基信号的周期T，即可得到不同的测频范围。当主控门关闭时，计数器停止计数，显示器显示记录结果。此时控制电路输出一个置零信号，经延时、整形电路的延时，当达到所调节的延时时间时，延时电路输出一个复位信号，使计数器和所有的触发器量0，为后续新的一次取样作好准备，即能锁住一次显示的时间，使保留到接受新的一次取样为止。
当开关S2改变量程时，小数点能自动移位；
若开关S1，S3配合使用，可将测试状态转为“自按”工作状态(即用时基信号本身作为被测信号输入)。
二、有关单元电路的设计及其工作原理
1.控制电路
控制电路与主控门电路如图19—2所示。
主控电路由一块双D触发器CD4013及与非门CD4011构成。CD4013(a)的任务是输出闸门按制信号，以控制主控门(2)的开启与关闭。如果通过开关S2选择一个时基信号，当给与非门(1)输入一个时基信号的下降沿时，门1就输出一个上升沿，则CD4013的Q1端就由低电平变为高电平，将主控门开启。允许被测信号通过该主控门并送至计数器输入端进行计数。相隔1S(或0.1S，lOmS，100mS)后，又给与非门1输入一个时基信号的下降沿，与非门输出端又产生一个上升沿，使CD4013的Ql端变为低电平，将主控门关闭，使计数器停止计数，同时Q1端产生一个上升沿，使CD4013(b)翻转成Q2＝1，Q2＝0，由于Q2＝0，它立即封锁与非门不再让时基信号进入CD4013，保证在显示读数的时间内Q1端始终保持低电平，使计数器停止计数。
图19—1 数字频率计原理框图
利用Q2端的上升沿送到下一级的延时、整形单元电路。当到达所调节的延时时间时，延时电路输出端立即输出一个正脉冲，将计数器和所有D触发器全部置0。复位后，Q1＝0，Q1＝1，为下一次测量作好准备。当时基信号又产生下降沿时，则上述过程重复。
2．微分、整形电路
电路如图19-3所示。CD4013的Q2端所产生的上升沿经微分电路后，送到由与非门CD4011组成的斯密持整形电路的输入端，在其输出端可得到一个边沿十分陡峭且具有一定脉冲宽度的负脉冲，然后再送至下一级延时电路。
3．延时电路
延时电路由1个D触发器CD4013(c)、积分电路(由电位器Rw1。和电容器C1组成)、非门以及单稳态电路所组成，如图19—4所示。由于CD4013的D端接VDD，因此，在P2点所产生的上升沿作用下，CC4013翻转，翻转后Q3＝0，由于开机置“O”时或门1(见图19—5)输出的正脉冲将阳013的Q3端置“0”，因此Q3＝1，经二极管IN4148迅速给电容Cl充电，使Cl二端的电压达“1”电平，而此时Q3＝0，电容器C1经电位器Wl缓慢放电。当电容器C1上的电压放电降至非门3的阀值电平VT时，非门3的输出端立即产生一个上升沿，激发下一级单稳态电路。此时，P3点输出一个正脉冲，该脉冲宽度主要取决于时间常数RtCt的值，延迟时间为上一级电路的延迟时间及这一级延迟时间之和.
图19—2 控制电路及主控门电路
图19—3 微分、整形电路
由实验求得，如果电位器用510Ω的电阻代替，C1取3μf，则总的延迟时间也就是显示器所显示的时间为3S左右。如果电位器用2MΩ的电阻取代，C1取22μf，则显示时间可达10S左右。可见，调节电位器W1．可以改变显示时间。
图19—4 延迟电路
4.清零电路
P3点产生的正脉冲送到自动清零电路(由图19—5所示的或门组成)，将各计数器及所有的触发器置零。在复位脉冲的作用下，Q3＝0，Q3＝1，于是Q3端的高电平经二极管IN4148再次对电容C1充电，补上刚才放掉的电菏，使C1两端的电压恢复为高电平，又因为CD4013(b)复位后使Q2再次变为高电平，所以与非门1又被开启，电路重复上述变化过程。
图19—5自动复零电路
5.译码显示电路
图19—6输出显示电路
三、设计任务和要求
使用中、小规模集成电路设计与制作一台简易的数字频率计。应具有下述功能：
1．位数
计4位十进制数(计数位数主要取决于被测信号频率的高低，如果被测信号频率较高，精度又较高，可相应增加显示位数)。
2.量程
第一档：最小量程档，最大读数是9.999KHz，闸门信号的采样时间为1S。
第二档：最大读数为99.99KHz，闸门信号的采样时间为0.1S。
第三档:最大读数为999.9KHz，闸门信号的采样时间为l0mS。
第四档：最大读数为9999KHz，闸门信号的采样时间为1mS。
3．显示方式
(1)用七段LED数码管显示读数，做到显示稳定、不跳变。
(2)小数点的位置跟随量程的变更而自动移位。
(3)为了便于读数，要求数据显示的时间在0.5S—5S内连续可调。
4．具有“自检”功能。
5．被测信号为方波信号。
6．画出设计的数字频率计的电路总图。
7．组装和调试
(1)时基信号通常使用石英晶体振荡器输出的标准频率信号经分频电路获得。为了实验调试方便，可用实验设备上脉冲信号源输出的1KHz方波信号经3次10分频获得。
(2)按设计的数字频率计逻辑图在实验设备上布线。
(3)用1KHz方波信号送入分频器的CP端，用数字频率计检查各分频级的工作是否正常。用周期为1S的信号作控制电路的时基信号输入，用周期等于lmS的信号作被测信号，用示波器观察和记录控制电路输入、输出波形，检查控制电路所产生的各控制信号能否按正确的时序要求控制各个子系统。用周期为1S的信号送入各计数器的CP端，用发光二极管指示检查各计数器的工作是否正常。用周期为1S的信号作延时、整形单元电路的输入，用两只发光二极管作指示，检查延时、整形单元电路的输入，用两只发光二极管作指示，检查延时、整形单元电路的工作是否正常。若各个子系统的工作都正常了，再将各子系统联起来统调。
8．调试合格后，写出综合实验报告。
四、实验设备与器件
1．+5V直流电源
2．双踪示波器
3．连续脉冲源
4．O—1指示器
5．直流数字电压表
6．数字频率计
7．CD4518(二一十进制同步计数器) 4只
CD4553(三位十进制计数器) 2只 CD4013(双D型触发器) 2只
CD4011(四2输入与非门) 2只 CD4069(六反相器) 1只
CD4001(四2输入或非门) 1只 CD4071(四2输入或门) 1只
74LS196(译码器) 4只 IN4148(二极管) 1只
电位器(1MΩ) 1只 电阻、电容若干
[附]：若测量的频率范围低于1MHz，分辨率为1Hz，建议采用如图19—7所示的电路，并自绘自制双面印刷线路板。只要选择参数正确，连线无误，通电后即能正常工作，无需调试。有关它的工作原理留给同学们自行研究分析。
图19-7 0-999999Hz数字频率计线路图
实验二十 拔河游戏机
一趣味性实验一
一、实验任务
给定实验设备和主要元器件，按照电路的各部分组合成一个完整的拔河游戏机。
1．拔河游戏机需用15个(或9个)发光二极管排列成一行，开机后只有中间一个发亮，以此称为拔河的中心线，游戏双方各持一个按键，迅速地、不断地按动产生脉冲，谁按得快，亮点向谁方向移动，每按一次，亮点移动一次。移到任一方终端二极管发亮，这一方就得胜，此时双方按键均无作用，输出保持，只有经复位后才使亮点恢复到中心线。
2.显示器显示胜者的盘数
实验电路
1．实验电路框图如图20-1所示。
图20-1 拔河游戏机线路框图
三、实验设备及元器件
1．+5V直流电源
2．译码显示器
3.逻辑电平开关
4．4线-16线译码／分配器CD4514
同步递增／递减二进制计数器CD40193
十进制计数器CD45518
与非门CD4011×3，与门CD4081
异或门CD4030
电阻1K×4
四、设计步骤
2．整机电路团
图20—2 拔河游戏机整机线路图
可逆计数器原始状态输出4位二进制数0000，经译码器输出使中间的一只发光二极管发亮。当按动A、B两个按键时，分别产生两个脉冲信号，经整形后分别加到可逆计数器，可逆计数器输出的代码经译码器译码后驱动发光二极管点亮并产生位移，当亮点移到任何一方终端后，由于控制电路的作用，使这一状态被锁定，而对输入脉冲不起作用。如按动复位键，亮点又回到中点位置，比赛又可重新开始。
将双方终端二极管的正端分别经两个与非门后接至二个二一十进制计数器的加计数端，当任一方取胜，该方终端二极管发亮，产生一个下降沿使其对应的计数器计数。这样，计数器的输出即显示了胜者取胜的盘数。
1.可逆计数器要有二个输入端，四个输出端，要进行加/减计数，因此选用CC40193双时钟二进制同步加／减计数器来完成。
2．整形电路
CD40193是可逆计数器，控制加减的CP脉冲分别加至5脚和4脚，此时当电路要求进行加法计数时，减法输入端CPD必须为高电平；进行减法计数时，加法输入端CPD也必须为高电平，若直接由A、B键产生的脉冲加到5脚或4脚，那么就有很多时机在进行计数输入时另一计数输入端为低电平，使计数器不能计数，双方按键均失去作用，拔河赛不能正常进行。加一整形电路，使A、B二键出来的脉冲经整形后变为一个占空比很大的脉冲，这样就减少了进行某一计数时另一计数输入为低电平的可能性，从而使每按一次键都有可能进行有效的计数。整形电路系由与门CD4081和与非门CD4011实现。
3．译码电路
选用4—16线CD4514译码器。译码器的输出Q0—Q14分别接15个(或9个)个发光二极管，二极管的负端接地，而正端接译码器；这样，当输出为高电平时发光二极管点亮。比赛准备，译码器输入为0000，Q0输出为O，中心处二极管首先点亮，当编码器进行加法计数时，亮点向右移，进行减法计数时，亮点向左移。
4.控制电路
为指示出谁胜谁负，需用一个控制电路。当亮点移到任何一方的终端时，判该方为胜，此时双方的按键均宣告无效。此电路可用异或门CD4030和非门CD4011来实现。将双方终端二极管的正极接至异或门的两个输入端，当获胜一方为“1”，而另一方则为“0”，异或门输出为“1”，经非门产生低电平“0”，再送到计数器的置数端PE，于是计数器停止计数，处于预置状态，使计数器对输入脉冲不起作用。
5.胜负显示
将双方终端二极管正极经与非门后的输出端分别接到二个CC4518计数器的EN端，CC4518的两组4位BCD码分别接到实验装置的两组译码显示器的A、B、C、D插口处。当一方取胜时，该方终端二极管发亮，同时相应的数码管进行加一计数，于是就得到了双方取胜次数的显示，若一位数不够，则进行二位数的级联。
6．复位
为能进行多次决赛而需要进行复位操作，使亮点返回中心点，可用一个开关控制CD40193的清零端即可。
胜负显示器的复位也应用一个开关来控制胜负计数器的清零端R，使其重新计数。
五、实验报告
讨论实验结果，总结实验收获。
附 录
一、 4LS系列
74LS00四2输入与非门 74LS86四2输入或门
74LS08四2输入与门 74LS90
74LS20双4输入与非门 74LS112双JK触发器
74LS74 74LS138
74LS03四2输入与非门 74LS151
74LS04六反向器 74LS153
74LS125 74LS194
74LS32四2输入或门 74LS193
74LS183 74LS192
74LS196 DAC0832
MC1413(ULN2003)七路NPN达林顿列阵
二、 CD4000系列
CD4001四2输入或非门 CC4071四2输入或门
CD4011四2输入与非门 CD4082双四输入与门
CD4012双四输入与非门 CD4013
CC4030四异或门 CD4017
CC4060六反相器 CD4022
双时钟BCD可预加/减计数器
CD4027 三位半双积分模数（A/D）转换器
CD4028 CD4093施密特触发器
CD40106六施密特触发器 CD14528（CC4096）
三、 CD4500系列
CD4518 CD4516
CD4553 CD4512
CD40160 CD3130
参考资料
1．〈〈脉冲数字电路〉〉实验及其应用
任绍发编著
重庆大学出版社
2．模拟电路数字电路处理机实验
吴仲海 方建中 冯志良 主编
浙江大学出版社
3．SXJ-3型模拟数字电路学习机实验指导书
清华大学自动化仪厂
4．数字电子技术基础实验
浙江大学电子学教研室
5．模拟和数字电路实验
戴平湖编
浙江大学计算机系
6．双岭手册CMOS电路产品目录
上海无线电十四厂
